JPS6346545A - 仮想計算機制御方式 - Google Patents
仮想計算機制御方式Info
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- JPS6346545A JPS6346545A JP19089586A JP19089586A JPS6346545A JP S6346545 A JPS6346545 A JP S6346545A JP 19089586 A JP19089586 A JP 19089586A JP 19089586 A JP19089586 A JP 19089586A JP S6346545 A JPS6346545 A JP S6346545A
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- control information
- virtual computer
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- control
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機制御方式に係り、詳しくは、仮想計
算機を効率よく制御するための情報を保持する装置が複
数台存在する仮想計算機システムの制御方式に関する。
算機を効率よく制御するための情報を保持する装置が複
数台存在する仮想計算機システムの制御方式に関する。
仮想計算機システムでは、一般に仮想計算機（ＶＭ）を
高速に動作させるための情報（ＶＭ制御情報）をメモリ
制御部（Ｍ ＣＵ ）またはデータチャネル装置（ＤＣ
Ｈ）に持っている。第３（瑠（ａ）または（ｂ）は、か
ぎる仮想計算機システムの構成例を示したもので、１は
中央処理装置（ＣＰＵ）、２はメモリ制御部（ＭＣＵ）
、３は主メモリ（ＭＥＭ）、４はデータチャネル装置（
ＤＣＨ）、２１と４１はＶ Ｍ ＄ｌＪ御情報保持回路
である。
高速に動作させるための情報（ＶＭ制御情報）をメモリ
制御部（Ｍ ＣＵ ）またはデータチャネル装置（ＤＣ
Ｈ）に持っている。第３（瑠（ａ）または（ｂ）は、か
ぎる仮想計算機システムの構成例を示したもので、１は
中央処理装置（ＣＰＵ）、２はメモリ制御部（ＭＣＵ）
、３は主メモリ（ＭＥＭ）、４はデータチャネル装置（
ＤＣＨ）、２１と４１はＶ Ｍ ＄ｌＪ御情報保持回路
である。
即ち、第３図（、）はＶＭ制御情報をＭＣＵに持つ例で
あり、第３図（ｂ）はＤＣＨに持つ例である。
あり、第３図（ｂ）はＤＣＨに持つ例である。
第３図（Ｃ）はＶＭ制御情報の一例を示している。例え
ば、第１エントリには、ＶＭ番号αのＶＭＯ３（ＶＭモ
ニタ下で動作するＯ５）に割当てられた主メモリ３の実
アドレスの先頭アドレス。
ば、第１エントリには、ＶＭ番号αのＶＭＯ３（ＶＭモ
ニタ下で動作するＯ５）に割当てられた主メモリ３の実
アドレスの先頭アドレス。
上限アドレスが格納されている。例えば第３図（ｂ）の
システムの場合、Ｉ１０動作時、当該工／○動作がＶＭ
番号αのための動作か否かを識別するため、そのＩ１０
動作に先立ってＶＭＯ５識別番号（ＶＭ Ｉ Ｄ）をＤ
ＣＨ４にとり込み、その動作のために主メモリ３にアク
セスする時には、ＶＭＩＤに基づきＶ Ｍ制御情報保持
回路４１から当該エントリを取り出し、ソフトウェアが
与える主メモリアドレスにＶＭ制御情報からの先頭アド
レスを加算し、該加算したアドレス値で主メモリ３にア
クセスする。
システムの場合、Ｉ１０動作時、当該工／○動作がＶＭ
番号αのための動作か否かを識別するため、そのＩ１０
動作に先立ってＶＭＯ５識別番号（ＶＭ Ｉ Ｄ）をＤ
ＣＨ４にとり込み、その動作のために主メモリ３にアク
セスする時には、ＶＭＩＤに基づきＶ Ｍ制御情報保持
回路４１から当該エントリを取り出し、ソフトウェアが
与える主メモリアドレスにＶＭ制御情報からの先頭アド
レスを加算し、該加算したアドレス値で主メモリ３にア
クセスする。
〔発明が解決しようとする問題点〕
第３図（ａ）あるいは（ｂ）のように、ＶＭ制御情報を
保持するＭＣＵまたはＤＣＨがシステムに１台の時には
特に問題はない。しかし、該ＶＭ制御情報を保持すべき
ＭＣＵまたはＤＣＨが複数台存在する時、この情報が装
置間で異なった内容に設定されている場合、システムの
動作は保証されなくなる。それ故、各装置のＶＭ制御情
報を一致させる手段が必要になる。また、該ＶＭ制御情
報を保持すべき装置を途中でシステムに組込む場合、ま
たは一時組込まれていたものを一端切り離した後、該Ｖ
Ｍ制御情報を変更する命令等により。
保持するＭＣＵまたはＤＣＨがシステムに１台の時には
特に問題はない。しかし、該ＶＭ制御情報を保持すべき
ＭＣＵまたはＤＣＨが複数台存在する時、この情報が装
置間で異なった内容に設定されている場合、システムの
動作は保証されなくなる。それ故、各装置のＶＭ制御情
報を一致させる手段が必要になる。また、該ＶＭ制御情
報を保持すべき装置を途中でシステムに組込む場合、ま
たは一時組込まれていたものを一端切り離した後、該Ｖ
Ｍ制御情報を変更する命令等により。
該情報が更新された後、再度、該装置をシステムに組入
れた場合、装置間でＶＭ制御情報の不一致が生ずる。こ
の状態で組入れた装置を使って、システム動作を行わせ
ると、システムの動作に矛盾を発生するという問題があ
る。
れた場合、装置間でＶＭ制御情報の不一致が生ずる。こ
の状態で組入れた装置を使って、システム動作を行わせ
ると、システムの動作に矛盾を発生するという問題があ
る。
本発明の目的は、ＶＭ制御情報を保持する装置が複数台
存在する仮想計算機システムにおいて、各装置のＶＭ制
御情報の一致性を保証することにある。
存在する仮想計算機システムにおいて、各装置のＶＭ制
御情報の一致性を保証することにある。
〔問題点を解決するための手段及び作用〕本発明では、
ＶＭ制御情報を保持する装置が複数台存在する仮想計算
機システムにおいて、ＶＭ制御情報を書き換える命令等
がどれか一つの装置に対して発行された場合、該装置の
ＶＭ制御情報を書き換えると共にその他の装置に当該Ｖ
Ｍ制御情報を転送することにより、システム内の各装置
での当該ＶＭ制御情報の一致性を保証するものである。
ＶＭ制御情報を保持する装置が複数台存在する仮想計算
機システムにおいて、ＶＭ制御情報を書き換える命令等
がどれか一つの装置に対して発行された場合、該装置の
ＶＭ制御情報を書き換えると共にその他の装置に当該Ｖ
Ｍ制御情報を転送することにより、システム内の各装置
での当該ＶＭ制御情報の一致性を保証するものである。
さらに本発明では、ＶＭ制御情報を保持すべき装置が途
中からシステムに組込まれる場合の全装置の該情報を一
致させることを目的として、その一連のＶＭ制御情報の
最新情報を保持するための特定のハードウェアを設け、
ＶＭ制御情報を書き換える命令等が発行されると、該情
報を、それを保持すべき全装置に分配するどきもに、同
時に前記特定ハードウェアにも同一情報を書き込み、Ｖ
Ｍ制御情報を保持すべき装置が途中からシステムに組込
まれる場合、前記特定ハードウェア内の一連の情報を、
該組込まれる装置のＶＭ制御情報保持手段にコピーする
ことにより、ＶＭ制御情報のシステム内各装置での一致
性を保証する。
中からシステムに組込まれる場合の全装置の該情報を一
致させることを目的として、その一連のＶＭ制御情報の
最新情報を保持するための特定のハードウェアを設け、
ＶＭ制御情報を書き換える命令等が発行されると、該情
報を、それを保持すべき全装置に分配するどきもに、同
時に前記特定ハードウェアにも同一情報を書き込み、Ｖ
Ｍ制御情報を保持すべき装置が途中からシステムに組込
まれる場合、前記特定ハードウェア内の一連の情報を、
該組込まれる装置のＶＭ制御情報保持手段にコピーする
ことにより、ＶＭ制御情報のシステム内各装置での一致
性を保証する。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の仮想計算機制御方式の一実施例の説明
図で、第１図（ａ）は２台のメモリ制御部（ＭＣＵ）２
．２０がそれぞれＶＭ制御情報保持回路２１，２０１を
有する場合であり、第１図（ｂ）は２台のデータチャネ
ル装置（Ｄ ＣＨ） ４ ｔ４０がそれぞれＶＭ制御情
報保持回路４１，４０１を有する場合である。
図で、第１図（ａ）は２台のメモリ制御部（ＭＣＵ）２
．２０がそれぞれＶＭ制御情報保持回路２１，２０１を
有する場合であり、第１図（ｂ）は２台のデータチャネ
ル装置（Ｄ ＣＨ） ４ ｔ４０がそれぞれＶＭ制御情
報保持回路４１，４０１を有する場合である。
第１図（ａ）について云えば、ＭＣＵ２．２０における
ＶＭ制御情報保持回路４１，４０１．の内容に不一致が
生じると、該仮想計算機システムのＶＭ動作を保証でき
ない。このため、例えば中央処理装置（ＣＰＵ）１がＶ
Ｍ制御情報保持回路２１の内容を更新する命令Ｘを発行
すると（ステップ■）−ＭＣＵ２では、主メモリ３上に
ＶＭモニタが保持するＶＭ制御情報３１に基づき、自Ｖ
Ｍ制御情報保持回路２１の内容を更新すると同時に（ス
テップ■）、当該ＶＭ制御情報をＭＣＵ２０にも転送し
てＶＭ制御情報保持回路２０］の内容を更新せしめる（
ステップ■）。二＼で、Ｍ ＣＵ２が主メモリ３より読
み出したＶＭ制御情報３１を自ＶＭ制御情報保持回路２
１に格納すると同時に他のＶＭ制御情報保持回路２０ｊ
、にも転送すべきか否かの指示は、当該命令Ｘで行うよ
うにすればよい、ｃＰＵｉｏがＭ ＣＵ ２０ （１）
Ｖ Ｍ制御情報保持回路２０１の内容を更新する場合
にも同様である。
ＶＭ制御情報保持回路４１，４０１．の内容に不一致が
生じると、該仮想計算機システムのＶＭ動作を保証でき
ない。このため、例えば中央処理装置（ＣＰＵ）１がＶ
Ｍ制御情報保持回路２１の内容を更新する命令Ｘを発行
すると（ステップ■）−ＭＣＵ２では、主メモリ３上に
ＶＭモニタが保持するＶＭ制御情報３１に基づき、自Ｖ
Ｍ制御情報保持回路２１の内容を更新すると同時に（ス
テップ■）、当該ＶＭ制御情報をＭＣＵ２０にも転送し
てＶＭ制御情報保持回路２０］の内容を更新せしめる（
ステップ■）。二＼で、Ｍ ＣＵ２が主メモリ３より読
み出したＶＭ制御情報３１を自ＶＭ制御情報保持回路２
１に格納すると同時に他のＶＭ制御情報保持回路２０ｊ
、にも転送すべきか否かの指示は、当該命令Ｘで行うよ
うにすればよい、ｃＰＵｉｏがＭ ＣＵ ２０ （１）
Ｖ Ｍ制御情報保持回路２０１の内容を更新する場合
にも同様である。
第１図（ｂ）についても同じであり、ＣＰＵＩが各ＤＣ
Ｈ４，４０内に持つＶＭ制御情報保持回路４１，４０１
の内容を更新する命令を発行すると（ステップ■）、Ｍ
ＣＵ２は主メモリ３上の該当ＶＭ制御情報３１をＤＣＨ
４，４０に転送し、それぞれＶＭ制御情報保持回路４１
，４０１を更新せしめる（ステップ■、■）。
Ｈ４，４０内に持つＶＭ制御情報保持回路４１，４０１
の内容を更新する命令を発行すると（ステップ■）、Ｍ
ＣＵ２は主メモリ３上の該当ＶＭ制御情報３１をＤＣＨ
４，４０に転送し、それぞれＶＭ制御情報保持回路４１
，４０１を更新せしめる（ステップ■、■）。
第２図は本発明の他の実施例の説明図であり、−担シス
テムに組込まれている全装置内にＶＭ制御情報をロード
し終え、システムとしてサービスできる環境にある時に
、途中でＶＭ制御情報を持つべき装置（本例ではＤ Ｃ
Ｈ）がシステムに組込まれた時の処理例を示すものであ
る。
テムに組込まれている全装置内にＶＭ制御情報をロード
し終え、システムとしてサービスできる環境にある時に
、途中でＶＭ制御情報を持つべき装置（本例ではＤ Ｃ
Ｈ）がシステムに組込まれた時の処理例を示すものであ
る。
途中で装置が組込まれる時、通常、該装置はイニシャラ
イズされて組込まれる６それ故、例えば、該装置のＶＭ
制御情報保持回路の内容はオールＯにされて組込まれる
。これだと、既に組込まれている装置のＶＭ制御情報の
内容と異なるため、そのま−では動作できない、したが
って、ソフトウェアは現在動作している全装置を止めて
、全システムのＶＭ制御情報の再設定を行うことが必要
になる。システムを止めないで、この動作を行わせるた
めには、何らかの工夫が必要となる。第２図はこれを実
現するものである。
イズされて組込まれる６それ故、例えば、該装置のＶＭ
制御情報保持回路の内容はオールＯにされて組込まれる
。これだと、既に組込まれている装置のＶＭ制御情報の
内容と異なるため、そのま−では動作できない、したが
って、ソフトウェアは現在動作している全装置を止めて
、全システムのＶＭ制御情報の再設定を行うことが必要
になる。システムを止めないで、この動作を行わせるた
めには、何らかの工夫が必要となる。第２図はこれを実
現するものである。
第２図（ａ）において、ＣＰＵＩが既存ＤＣＨ４内のＶ
Ｍ制御情報保持回路２１の内容を更新する命令Ｘを発行
すると（ステップ■） 、ＭＣＵ２では、主メモリ３の
ソフトウェア領域ｍ上にあるＶＭ制御情報３１をハード
ウェアのみが制御できる特定領域（ハードウェア領域Ｑ
）にＶＭ制御情報３２として保持した後（ステップ■）
、該ＶＭ制御情報３１に基づいてＤＣＨ４のＶＭ制御情
報保持回路２１の内容を更新する（ステップ■）。
Ｍ制御情報保持回路２１の内容を更新する命令Ｘを発行
すると（ステップ■） 、ＭＣＵ２では、主メモリ３の
ソフトウェア領域ｍ上にあるＶＭ制御情報３１をハード
ウェアのみが制御できる特定領域（ハードウェア領域Ｑ
）にＶＭ制御情報３２として保持した後（ステップ■）
、該ＶＭ制御情報３１に基づいてＤＣＨ４のＶＭ制御情
報保持回路２１の内容を更新する（ステップ■）。
即ち、システムリセット後、ソフトウェアによって既存
Ｄ ＣＨ４内のＶＭ制御情報保持回路２１の内容が変更
される都度、その最新情報を主メモリ３上のハードウェ
ア領域Ｑに保持しておくのである。
Ｄ ＣＨ４内のＶＭ制御情報保持回路２１の内容が変更
される都度、その最新情報を主メモリ３上のハードウェ
ア領域Ｑに保持しておくのである。
その後、途中で新規装置がシステムに組込まれる指示が
あった場合、例えば第２図（ｂ）に示す如＜、ＣＰＵＩ
がＤＣＨ４０をシステムに組込むべく命令Ｃ０ＮＮＥＣ
Ｔ４０を発行した場合、ＭＣＵ２はＤＣＨ４０との接続
を行い、該Ｄ ＣＨ４０に起動をかける。こうして、Ｄ
ＣＨ４０はＭＣＵ２を介して主メモリ３のハードウェア
領域Ｑに保持されている最新のＶＭ制御情報を受は取り
、ＶＭ制御情報保持回路４０１にセットすることにより
、既存ＤＣＨ４のＶＭ制御情報保持回路４１との内容の
一致性が保証される。
あった場合、例えば第２図（ｂ）に示す如＜、ＣＰＵＩ
がＤＣＨ４０をシステムに組込むべく命令Ｃ０ＮＮＥＣ
Ｔ４０を発行した場合、ＭＣＵ２はＤＣＨ４０との接続
を行い、該Ｄ ＣＨ４０に起動をかける。こうして、Ｄ
ＣＨ４０はＭＣＵ２を介して主メモリ３のハードウェア
領域Ｑに保持されている最新のＶＭ制御情報を受は取り
、ＶＭ制御情報保持回路４０１にセットすることにより
、既存ＤＣＨ４のＶＭ制御情報保持回路４１との内容の
一致性が保証される。
以上説明したように、本発明によれば、ＶＭによるシス
テムサービス環境において、ＶＭ制御情報を保持すべき
装置が複数存在する時、それら装置間の該情報の一致を
行わせることができると＼もに、装置のダイナミックな
切離し組込みが行われても、ＶＭ動作に矛盾なくサービ
スを続行させることができる等の利点がある。
テムサービス環境において、ＶＭ制御情報を保持すべき
装置が複数存在する時、それら装置間の該情報の一致を
行わせることができると＼もに、装置のダイナミックな
切離し組込みが行われても、ＶＭ動作に矛盾なくサービ
スを続行させることができる等の利点がある。
第１図はＶＭ制御情報を更新する命令が発行された場合
の複数装置間の該情報の一致処理を行わせるための本発
明実施例を示す図、第２図は装置をダイナミックに切り
離し２組込む場合の複数装置間のＶＭ制御情報の一致処
理を行わせるための本発明実施例を示す図、第３図は従
来のＶＭ制御情報を保持する構成例とＶＭ制御情報の一
例を示す図である。 １．１０・・・中央処理装置、 ２・・・メモリ制御
部、３・・・主メモリ、 ４，４０１・・・データチャ
ネル装ｍ、 ２１，４１，２０１，４０１−ＶＭ制御情
報保持回路、 ３１・・・ソフトウェアが持つ制御情
報、 ３２・・・ハードウェアが特定メモリ領域に持
つＶＭ制御情報。 第３図 （１：ｌ−） Ｃす（Ｑ）
の複数装置間の該情報の一致処理を行わせるための本発
明実施例を示す図、第２図は装置をダイナミックに切り
離し２組込む場合の複数装置間のＶＭ制御情報の一致処
理を行わせるための本発明実施例を示す図、第３図は従
来のＶＭ制御情報を保持する構成例とＶＭ制御情報の一
例を示す図である。 １．１０・・・中央処理装置、 ２・・・メモリ制御
部、３・・・主メモリ、 ４，４０１・・・データチャ
ネル装ｍ、 ２１，４１，２０１，４０１−ＶＭ制御情
報保持回路、 ３１・・・ソフトウェアが持つ制御情
報、 ３２・・・ハードウェアが特定メモリ領域に持
つＶＭ制御情報。 第３図 （１：ｌ−） Ｃす（Ｑ）
Claims (2)
- （１）仮想計算機を効率よく制御するための情報（以下
、ＶＭ制御情報という）を保持する装置が複数台存在す
る仮想計算機システムにおいて、ＶＭ制御情報を書き換
える命令等がどれか一つの装置に対して発行された場合
、該装置のＶＭ制御情報を書き換える共にその他の装置
に当該ＶＭ制御情報を転送して、システム内の各装置で
のＶＭ制御情報の一致をとることを特徴とする仮想計算
機制御方式。 - （２）一連のＶＭ制御情報の最新情報を保持するための
特定のハードウェア手段を設け、ＶＭ制御情報を書き換
える命令等が発行されると、該ＶＭ制御情報を、それを
持つべき全装置に分配するとゝもに、前記特定ハードウ
ェアにも同一ＶＭ制御情報を書き込み、ＶＭ制御情報を
有すべき装置が途中からシステムに組込まれる場合、前
記特定ハードウェア手段内の一連のＶＭ制御情報を、該
組込まれる装置にロードすることを特徴とする特許請求
の範囲第１項記載の仮想計算機制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19089586A JPS6346545A (ja) | 1986-08-14 | 1986-08-14 | 仮想計算機制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19089586A JPS6346545A (ja) | 1986-08-14 | 1986-08-14 | 仮想計算機制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346545A true JPS6346545A (ja) | 1988-02-27 |
Family
ID=16265511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19089586A Pending JPS6346545A (ja) | 1986-08-14 | 1986-08-14 | 仮想計算機制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097173A (ja) * | 2006-10-10 | 2008-04-24 | Renesas Technology Corp | データプロセッサ |
-
1986
- 1986-08-14 JP JP19089586A patent/JPS6346545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097173A (ja) * | 2006-10-10 | 2008-04-24 | Renesas Technology Corp | データプロセッサ |
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