JPS6346582B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置にかかわるもので、特に
超高速論理LSI用バイポーラトランジスタに関す
るものである。

従来から、超高速論理LSI用バイポーラトラン
ジスタとして酸化膜分離を具備する構造のトラン
ジスタが多く用いられ、例えばベル研究所の
OXIM（Oxide Isolated Monolith）構造、フエ
アチヤイルド・セミコンダクタ社のアイソプレー
ナ構造、シーメンス社のOXIS（Oxide
Isolated Semiconductor）が公知であり、これ
らの構造により、従来多く使われていたTTLト
ランジスタに比べると素子面積が60％程度に低減
し、かつコレクタ・ベース接合面積が40％程度に
低減できることから、バイポーラ超高速論理LSI
の集積度、遅延時間・電力積の非常に小さい回路
が構成できるようになつた。

以下、この種の全イオン注入セルフアラインコ
ンタクト（Fully Implanted Self―Aligned
Contact）（ISAC―）構造のトランジスタを例
に取つて説明する。第１図は従来のISAC―構
造トランジスタの要部の縦断面図である。第１図
において、１は比較的低不純物濃度（10¹⁴cm^-3）
のＰ形シリコンからなる半導体基板、２は半導体
基板１の上面部の所定部分にアンチモンまたはヒ
素をイオン注入・アニーリングして形成され一部
は次記のＮ形エピタキシヤル成長半導体層に浮き
上つているN⁺形埋込みコレクタ領域、３は埋込
みコレクタ領域２上を含めて半導体基板１上に形
成されＮ形のシリコンからなるエピタキシヤル成
長半導体層（以下、「エピタキシヤル層」と略称
する）、４は半導体基板１の上面部の埋込みコレ
クタ領域２が形成されていない部分に形成された
Ｐ形のチヤネルカツト領域、５は埋込みコレクタ
領域２の周縁部およびそれより外部のシリコンを
酸化して酸化ケイ素とするか、その部分のシリコ
ンを除去してガラスを埋めて形成された絶縁分離
膜、６はエピタキシヤル層３のベース領域となる
べき部分の後述のコレクタ領域側にホウ素をイオ
ン注入・アニーリングして形成されたP⁺形の活
性ベース領域、７はエピタキシヤル層３のベース
領域となるべき部分の後述のコレクタ領域と反対
側にホウ素を活性ベース領域６より高濃度にイオ
ン注入・アニーリングして形成されたP⁺形の非
活性ベース領域、８は絶縁分離膜５に囲まれたエ
ピタキシヤル層３上に、活性ベース領域６および
非活性ベース領域７のアニーリングのため、
CVD法などで形成された酸化ケイ素膜などの絶
縁膜、９は絶縁膜８に設けた開口部を通じて活性
ベース領域６の表面部にヒ素をイオン注入して形
成されたN⁺形のエミツタ領域、１０は絶縁膜８
に設けた開口部を通じてＮ形のエピタキシヤル層
の表面部にヒ素をイオン注入して形成されたN⁺
形コレクタ領域、１１，１２および１３は絶縁膜
８に設けた開口部を通じてそれぞれ非活性ベース
領域７、エミツタ領域９およびN⁺形コレクタ領
域１０に接着されたベース電極、エミツタ電極お
よびコレクタ電極である。

この従来の絶縁物分離構造のバイポーラトラン
ジスタは、N⁺形の埋込みコレクタ領域２とP⁺形
のチヤンネルカツト領域４ならびに絶縁分離膜５
によつてトランジスタ間または他の素子と分離す
る。従つて、TTLトランジスタにくらべると、
ベース・コレクタ接合容量C_TCおよびコレクタ・
基板接合容量C_TSがそれぞれ約1/2、約5/6程度に
低減する。超高速バイポーラLSIを作る上におい
て、使用トランジスタ構造の改善に関しては、周
波数特性を向上させる改善をすることが重要であ
る。そのためには、ベース抵抗（r′_bb）の低減、
エミツタ・ベース接合容量C_TE、ベース・コレク
タ接合容量C_TC、コレクタ・基板接合容量C_TSの低
減、狭いベース幅、および低いコレクタ抵抗とな
る構造が再現性よく実現しなければならない。ト
ランジスタの微細化による利点は上述のC_TE、
C_TC、C_TSの低減による効果を期待するものであ
り、例えば、３×4μm²の微細エミツタ構造のト
ランジスタにおいては、C_TE＝0.05pF、C_TC＝
0.04pF、C_TS＝0.16pFの小容量となり、遮断周波
数f_T＝2MHzが得られ、このトランジスタを用い
たLSIにおいては、伝播遅延速度が0.05ns／ゲー
トのものが得られる。

しかしながら、従来のトランジスタ構造では、
埋込みコレクタ領域２が、トランジスタのアクテ
イブ領域（つまりエミツタ直下部分）のみなら
ず、非活性ベース領域７の下まで広がらなければ
素子間分離が実現できず、従つて、C_TSが、前述
の例でも分るように、接合容量の64％をしめる。
バイポーラLSIの高速化を企てる上においては、
従来構造ではたとえ微細化が進んだとしても、コ
レクタ・基板接合容量C_TSを充分小さくできない
ため、高速化に限界があつた。

本発明は上記のような従来の構造の欠点を除去
するためになされたもので、トランジスタのアク
テイブ領域直下にのみ埋込みコレクタ領域を設
け、トランジスタ接合容量中最も比率の多いコレ
クタ・基板接合容量C_TSを大幅に低減せしめ、か
つベース・コレクタ接合容量C_TCも低減させるこ
とにより、遮断周波数を大幅に高くした超高速論
理LSI用バイポーラ半導体装置を提供せんとする
ものである。

以下、実施例に基づいて本発明を説明する。

第２図は本発明による半導体装置の一実施例の
要部の縦断面図である。第２図において、第１図
と同一符号は第１図にて示したものと同様なもの
を表わしている。２ａはトランジスタのアクテイ
ブ領域の直下にのみ形成されたN⁺形の埋込みコ
レクタ領域、４ａは半導体基板１の上面部の埋込
みコレクタ領域２ａが形成されていない部分に形
成されたP⁺形のチヤネルカツト領域、１４はチ
ヤネルカツト領域４ａの上に形成され埋込みコレ
クタ領域２ａの形成に使用された第１の酸化膜、
３ａは埋込みコレクタ領域２ａ上および第１の酸
化膜１４上に形成されたエピタキシヤル層であ
る。エピタキシヤル層３ａの埋込みコレクタ領域
２ａ上の部分は単結晶領域となり、第１の酸化膜
１４上の部分は多結晶領域となる。７ａおよび１
５はエピタキシヤル層３ａの多結晶領域に主要部
が形成されたP⁺形の非活性ベース領域およびN⁺
形の引出用コレクタ領域、１６はその中に形成さ
れた活性ベース領域６、非活性ベース領域７ａお
よび引出用コレクタ領域１５を含めてエピタキシ
ヤル層３ａ上に形成された第２の酸化膜である。
第２の酸化膜１６は第１の酸化膜と接する部分で
はこれと一体となる。

次に、第２図に示した実施例の半導体装置を製
造する製造方法を第３図ａ〜ｊに示す主要製造工
程における縦断面図によつて説明する。まず、第
３図ａに示すように、Ｐ形シリコンからなる半導
体基板１の表面全面にホウ素をイオン注入して、
後工程でチヤネルカツト領域４ａを形成するP⁺
形層４ｘを形成する。次に、第３図ｂに示すよう
に、P⁺形層４ｘの表面を酸化して第１の酸化膜
１４を形成する。次に、第３図ｃに示すように、
第１の酸化膜１４に開口部を設け、その開口部を
通じて半導体基板１にヒ素をイオン注入して後工
程で埋込みコレクタ領域２ａとなるN⁺層２ｘを
形成する。このとき、P⁺形層４ｘはチヤネルカ
ツト領域４ａとなる。次に、第３図ｄに示すよう
に、N⁺形層２ｘおよび第１の酸化膜１４上に全
面的にエピタキシヤル層３ａを形成する。このと
き、第１の酸化膜１４上のエピタキシヤル層３ａ
は多結晶となり、N⁺形層２ｘの露出表面上のエ
ピタキシヤル層３ａは単結晶となる。また、N⁺
形層２ｘはその一部がエピタキシヤル層３ａ中に
浮き上ることによつて埋込みコレクタ領域２ａと
なる。次に、第３図ｅに示すように、エピタキシ
ヤル層３ａの引出用コレクタ領域１５が形成され
る部分以外をレジスト膜１７で覆い図示矢印のよ
うにヒ素をイオン注入してN⁺形多結晶領域１５
ｘを形成する。レジスト膜１７を除去して、アニ
ーリングすることによつてN⁺形多結晶領域１５
ｘの不純物が拡散されて引出用コレクタ領域１５
が形成され埋込みコレクタ領域２ａと接続する。
このとき、多結晶中の拡散係数は単結晶中の拡散
係数の数倍となるため、多結晶領域の抵抗値は極
めて小さくなる。しかも、単結晶領域方向へは、
横方向に比較的均一に拡散されるため、埋込みコ
レクタ領域２ａの浮き上がりが少ないうちに引出
用コレクタ領域１５と埋込みコレクタ領域２ａと
を接続させることができる。第１の酸化膜１４
は、多結晶領域中のヒ素がさらに半導体基板１へ
拡散するのを防ぐ働きをする。次に、第３図ｆに
示すように、コレクタ、エミツタおよびベースと
なる領域、すなわちトランジスタとなる領域のエ
ピタキシヤル層３ａをレジスト膜１８で覆い、多
結晶領域のレジスト膜１８に覆われていない部分
をプラズマエツチングなどのドライエツチングに
より除去する。このとき、第１の酸化膜１４は、
保護膜として働き、半導体基板１をエツチングか
ら保護する。次に、第３図ｇに示すように、エピ
タキシヤル層３ａのコレクタとなる領域をレジス
ト膜１９で覆い、ベースとなる領域に図示矢印の
ようにホウ素をイオン注入して、Ｐ形層６ｘを形
成する。次に、第３図ｈに示すように、エピタキ
シヤル層３ａの引出用コレクタ領域１５および活
性ベース領域６となる部分をレジスト膜２０で覆
い、非活性ベース領域７ａとなる部分に図示矢印
のように高濃度にホウ素を注入してP⁺形多結晶
領域７axを形成する。次に、第３図ｉに示すよ
うに、レジスト膜２０を除去し、アニーリングを
行つて活性ベース領域６および非活性ベース領域
７ａを形成し、かつ、エピタキシヤル層３ａの多
結晶領域および単結晶領域上、ならびに第１の酸
化膜１４の露出表面上に第２の酸化膜１６を形成
する。このとき、非活性ベース領域７ａは多結晶
領域に形成されるので、不純物が早く拡散して、
第１の酸化膜１４に達し、その後、横方向へ拡散
される。すなわち、多結晶である領域はすべてホ
ウ素の濃度が一様な高濃度となる。次に、第３図
ｊに示すように、第２の酸化膜１６にエミツタ、
ベースおよびコレクタ用の開口部を形成し、ベー
ス用開口部をレジスト膜２１で覆い、エミツタお
よびコレクタ用の開口部を通じて図示矢印のよう
にヒ素をイオン注入した後、レジスト膜２１を取
り除いてアニーリングする。このときエミツタ領
域９が形成される。次に、エミツタ、ベースおよ
びコレクタ用の開口部を通じて、エミツタ領域
９、非活性ベース領域７ａおよび引出用コレクタ
領域１５にそれぞれエミツタ電極１２、ベース電
極１１およびコレクタ電極１３を接着することに
よつて、実施例装置の要部が完成する。なお、電
極構造としては白金、ケイ素、チタン、タングス
テンおよびアルミニウムからなる３層構造、白
金・ケイ素、チタン・タングステンおよび金から
なる３層構造などが用いられる。また、上記のト
ランジスタを多数個用い多層配線をも利用して、
高速論理演算回路用LSIを製作することができ
る。

上記のように本発明による半導体装置において
は、トランジスタのアクテイブ領域のみを単結晶
中に形成し、空乏層の及ばない領域ではすべて多
結晶となるため、トランジスタのPN接合はすべ
て単結晶領域で形成されている。従つて、多結晶
領域中のPN接合ではリーク電流が問題である
が、本発明による半導体構造では接合の電気特性
に何ら悪影響をおよばさない。LSIを高速化する
上においては、素子トランジスタの遮断周波数f_T
を高くすることで高周波におけるトランジスタの
動作範囲を広げることが重要である。そのために
は充放電に寄与するパラメータ、すなわちコレク
タ抵抗r_C、コレクタ・基板接合容量C_TS、ベー
ス・コレクタ接合容量C_TCを低減することが重要
であり、本発明による場合、引出用コレクタ領域
１５が多結晶シリコンで形成され上下方向に段階
的な高濃度の濃度分布構造をもつため、r_Cが極め
て小さく従来構造の約1/2になる。さらに、埋込
みコレクタ領域２ａが従来構造に比べ面積的に約
１／３になる。かつ、コレクタ・ベース接合は面積
的に従来構造の約1/2となる。従つて、C_TS、C_TC
はそれぞれ1/3、1/2になる。f_Tを大きくするため
には、r_C（C_TS＋C_TC）を小さくすればよいが、r_C
（C_TS＋C_TC）が従来構造の5/12程度に小さくでき
ることで、LSIとしてのゲート遅延時間が従来構
造のものに比べ著しく小さくなる。r_C（C_TS＋C_TC）
が30％低減すると伝播遅延速度t_pdは約10％低減
する。実施例の構造においては従来と同一エミツ
タ構造に対しr_C（C_TS＋C_TC）が60％改善されるた
め、t_pdは約20％低減され、超高速論理素子とし
て、極めて高性能の素子が得られる。

また、本発明による場合、素子間分離は極めて
簡単である。従来構造ではエピタキシヤル層３の
厚さ、絶縁分離膜５の膜厚ならびにエピタキシヤ
ル層３のエツチングの深さが相互に分離耐圧に影
響し、これらを精度よく制御する必要があつた
が、本発明による場合、エピタキシヤル層３ａの
厚さ、エピタキシヤル層３ａのエツチングの深さ
などが全く独立のパラメータであつても、素子分
離は独立して得られる利点がある。このことは製
造上においても極めて重要で、安価に歩留よく、
素子を得る点からも従来構造にくらべて著しく有
利である。

さらに本発明における第３の優れた点は、従来
構造での選択酸化膜による分離構造にくらべ極め
て簡単なプロセスで作り得ることである。すなわ
ち、従来構造ではエピタキシヤル層３と絶縁分離
膜５との境界部でエピタキシヤル層３のエツチン
グに使用した厚い酸化膜と窒化膜などによる内部
歪によつて活性領域のエピタキシヤル層３に欠陥
が生じやすい構造であり、LSIとして数万個の素
子を形成したとき、その一部に発生する欠陥によ
りエミツタパイプ現象、ベース・コレクタ接合特
性のリーク電流の増大などを伴いやすく、製造
上、歩留の点からも各プロセスを苦慮する必要が
あつた。本発明による構造では、活性領域、すな
わち空乏層が生じる領域のみ単結晶構造で、空乏
層の広がりがおよばない領域においてのみ、結晶
欠陥が生じる構造であるので、素子の電気特性は
極めて安定なものとなる。

加うるに、本発明ではエピタキシヤル層３ａの
エツチングを主に多結晶領域で行い、かつその下
に第１の酸化膜１４を置いているため、従来構造
では、その製造に際し、ドライエツチングの特性
でウエハ中央部とウエハ周辺部とでエツチング深
さの差が12％程度生じていたのを、ウエハ内全域
にわたり約一にすることができるため、設計時に
段差を容易に見積ることができる。

また、従来構造では素子の耐圧（BV_CEO，
BV_CBO）が、前述の分離上の問題、すなわち結晶
欠陥が生じない範囲でエピタキシヤル層３のエツ
チング、絶縁分離膜５の厚さにより制御される
が、エピタキシヤル成長層３の厚さ、埋込みコレ
クタ領域２からのオートドーピングにより残存す
るエピタキシヤル層の厚さに制限され、有限の狭
い範囲の値しか設計できなかつた。すなわち、
BV_CEO＝５〜12V、BV_CBO＝20〜30V程度であつ
た。このことはLSIをデイジタル論理素子として
用いる場合何ら支障ないが、バイポーラ高速リニ
ア素子として酸化膜分離構造を適用する場合、耐
圧の点で障壁となつていた。

しかるに、本発明による構造においては、エピ
タキシヤル層３ａの厚さをいかに厚くしても分離
耐圧は独立に得られ、かつ結晶欠陥の発生が素子
に影響を与えず、所望の耐圧の素子が得られるの
で、酸化膜分離構造の適用範囲を極めて広い領域
にまで拡張することができる。集積度の点におい
ても従来構造は一素子のフローテイングコレクタ
と他の素子のフローテイングコレクタとがぶつか
らない範囲にまで集積化を図つているが、本発明
による構造においては、前述の如く素子のアクテ
イブ領域直下近傍のみにおいて分離がなされるの
で素子の集積度は、金属配線間の間隔で決まり、
従来の素子間隔が4K ECLRAMにおいて12μmで
あるのに対し、本発明による構造では3μmに縮小
できる点から約20％の集積度の向上が図れる。

なお、上記の実施例ではシリコン島部を基板よ
り高く形成したため、LSIとして用いるとき、高
耐圧用のときはエピタキシヤル層３ａを厚くする
ため金属配線が切れやすくなる。従つて、第４図
の縦断面図に示すように第３図ｄの工程でエピタ
キシヤル層３ａをわずかに全面エツチをすること
で低段差となし得る。さらに、第５図の縦断面図
に示すように、第３図ｆの工程で２回にわたりエ
ピタキシヤル層３ａの多結晶領域の表面をエツチ
ングすることによりさらに段切れの少い構造とす
ることが可能である。

また、上記の実施例のＰ形の領域をＮ形に、Ｎ
形の領域をＰ形にした半導体装置にもこの発明が
適用されることはいうまでもない。

本発明による構造によれば、以上のように超高
速LSIが可能なばかりでなく、エピタキシヤル層
の膜厚をいくら厚くしても分離が充分とれるの
で、低耐圧から高耐圧にいたるまで充分に素子設
計が可能であり、かつ集積度も、従来よりも分離
が簡単なため金属配線の許す間隔まで素子を近づ
けることができ向上する。

【図面の簡単な説明】

第１図は従来の半導体装置の一例の要部の縦断
面図、第２図は本発明による半導体装置の一実施
例の要部の縦断面図、第３図は第２図に示す実施
例装置の製造主要工程における縦断面図、第４図
および第５図はそれぞれ本発明による半導体装置
の他の実施例の要部の縦断面図である。 図において、１は半導体基板、２ａは埋込みコ
レクタ領域、３ａはエピタキシヤル成長半導体
層、４ａはチヤネルカツト領域、６は活性ベース
領域、９はエミツタ領域、１１はベース電極、１
２はエミツタ電極、１３はコレクタ電極、１４は
第１の酸化膜（第１の絶縁膜）、１５は引出用コ
レクタ領域、１６は第２の酸化膜（第２の絶縁
膜）である。なお、図中同一符号はそれぞれ同一
または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形の半導体基板、この半導体基板
   の一主面上に形成され埋込みコレクタ領域形成用
   の開口部を有する第１の絶縁膜、上記半導体基板
   上および上記第１の絶縁膜の上記開口部を取り囲
   む部分上に形成され上記第１の絶縁膜上方では多
   結晶領域となり他では単結晶領域となるエピタキ
   シヤル成長半導体層、上記半導体基板と上記エピ
   タキシヤル成長半導体層との境界部に主要部が形
   成され第２の導電形を有し高不純物濃度の埋込み
   コレクタ領域、上記半導体基板の上記主面部の上
   記埋込みコレクタ領域以外の部分に形成され第１
   の導電形を有し高不純物濃度のチヤネルカツト領
   域、上記エピタキシヤル成長半導体層の上記単結
   晶領域の表面部に形成された第１の導電形の活性
   ベース領域、上記エピタキシヤル成長半導体層の
   上記多結晶領域の主半部にその表面から上記第１
   の絶縁膜に達するように主要部が形成され上記活
   性ベース領域と接続され第１の導電形を有し高不
   純物濃度の非活性ベース領域、上記エピタキシヤ
   ル成長半導体層の上記多結晶領域の残部内に主要
   部が形成され該多結晶領域から単結晶領域への不
   純物拡散により上記埋込みコレクタ領域と広い面
   積でもつて接続され第２の導電形を有し高不純物
   濃度の引出用コレクタ領域、上記エピタキシヤル
   成長半導体層の上記活性ベース領域、上記非活性
   ベース領域および上記引出用コレクタ領域以外の
   部分からなる第２の導電形のコレクタ領域、上記
   活性領域の表面部に形成された第２の導電形のエ
   ミツタ領域、上記第１の絶縁膜および上記エピタ
   キシヤル成長半導体層上に連続して形成された第
   ２の絶縁膜、ならびに上記第２の絶縁膜に形成さ
   れた開口部を通じてそれぞれエミツタ領域、非活
   性ベース領域および引出用コレクタ領域に接着さ
   れたエミツタ電極、ベース電極およびコレクタ電
   極とを備えた半導体装置。 ２ エピタキシヤル成長半導体層の多結晶領域の
   主要部の厚さを単結晶領域の主要部の厚さより薄
   くしたことを特徴とする特許請求の範囲第１項記
   載の半導体装置。 ３ エピタキシヤル成長半導体層の多結晶領域の
   厚さを単結晶領域から遠ざかるに従い段階的に薄
   くしたことを特徴とする特許請求の範囲第１項ま
   たは第２項記載の半導体装置。