JPS5887874A - 絶縁ゲ−ト形半導体装置 - Google Patents
絶縁ゲ−ト形半導体装置Info
- Publication number
- JPS5887874A JPS5887874A JP56185437A JP18543781A JPS5887874A JP S5887874 A JPS5887874 A JP S5887874A JP 56185437 A JP56185437 A JP 56185437A JP 18543781 A JP18543781 A JP 18543781A JP S5887874 A JPS5887874 A JP S5887874A
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- JP
- Japan
- Prior art keywords
- layer
- gate
- polycrystalline
- substrate
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート半導体装置、特に縦形ＭＯ８ＦＥＴ
（Ｍｏｓｔ界効果トランジスタ）の高耐圧化に関する。
（Ｍｏｓｔ界効果トランジスタ）の高耐圧化に関する。
パワー用ｌ・ランジスタどして使用される縦形ＭＯＳ
Ｆ Ｅ Ｔは、例えば第１図に示すようにＮ″型Ｓｉ基
板１．Ｎ型Ｓ１工ピタギシヤル層２をドレインとし、基
板のＮ層２の表面の一部にＰ縁領域３を形成し、Ｐ型領
域表面の一部にＮ−１型領域４を設けてソースとし、ソ
ース・ドレインｔＭＩＯＰ型領域上に酸化膜（Ｓｉ０２
膜）５を介１７て多結晶Ｓ１層６を設けてこれをゲート
電極とＬ、Ｎ１ノース。
Ｆ Ｅ Ｔは、例えば第１図に示すようにＮ″型Ｓｉ基
板１．Ｎ型Ｓ１工ピタギシヤル層２をドレインとし、基
板のＮ層２の表面の一部にＰ縁領域３を形成し、Ｐ型領
域表面の一部にＮ−１型領域４を設けてソースとし、ソ
ース・ドレインｔＭＩＯＰ型領域上に酸化膜（Ｓｉ０２
膜）５を介１７て多結晶Ｓ１層６を設けてこれをゲート
電極とＬ、Ｎ１ノース。
Ｐ層にコンタクトするｌ！’ａｉ極７を設はゲー用・へ
の電■・印加によってＰ型領域θ）ソース・ドレイン電
流を制御するもθ）である。
の電■・印加によってＰ型領域θ）ソース・ドレイン電
流を制御するもθ）である。
このような構造のＭ ＯＳ Ｆ Ｅ’ｌ’はチャネル部
抵抗が小さく、９ｍか大きくとれ、又ドレイン電極をチ
ップ（基板）１の裏側から取り出すためチップ−Ｌの実
装密度か一トリ、セル設計−ヒ有利である。ところでこ
の縦形Ｍ ＯＳ Ｆ Ｅ ｉ”の耐）Ｅを向トさせる手
段として、Ｐ型つェル拡藪を用いてＰノ上り領域３の一
部を深く形成し、そのため厚いＮ型基板（ＮＪ＊２）を
用いる場合、オン抵抗ＩｔｏＮが人ぎくなる。
抵抗が小さく、９ｍか大きくとれ、又ドレイン電極をチ
ップ（基板）１の裏側から取り出すためチップ−Ｌの実
装密度か一トリ、セル設計−ヒ有利である。ところでこ
の縦形Ｍ ＯＳ Ｆ Ｅ ｉ”の耐）Ｅを向トさせる手
段として、Ｐ型つェル拡藪を用いてＰノ上り領域３の一
部を深く形成し、そのため厚いＮ型基板（ＮＪ＊２）を
用いる場合、オン抵抗ＩｔｏＮが人ぎくなる。
しかしオン抵抗を小さくするためＰ型ウェルを形成しな
いで薄いＮ型基板を用（・る場合、素子の耐圧が低くな
る。
いで薄いＮ型基板を用（・る場合、素子の耐圧が低くな
る。
ここで本願出願人においては、リ スとなるＮｌ−型領
域に接続するＡ石（−アルミニー’／ 〕−） 寛電極
の一部をフィールドプレート７ａとして基板の周辺方向
に延在させることを提案して−・るが、この場合、Ｍ
ＯＳ Ｆ Ｅ’１”動作時にＰ型領域からＮ型基板へ延
びる空乏層８の−・都が′ツイールドブし−ドアａの終
端部直下で基板表面に向かい１、−とで電界集中をおこ
す結県耐月−が低ｔすることにな１．た。
域に接続するＡ石（−アルミニー’／ 〕−） 寛電極
の一部をフィールドプレート７ａとして基板の周辺方向
に延在させることを提案して−・るが、この場合、Ｍ
ＯＳ Ｆ Ｅ’１”動作時にＰ型領域からＮ型基板へ延
びる空乏層８の−・都が′ツイールドブし−ドアａの終
端部直下で基板表面に向かい１、−とで電界集中をおこ
す結県耐月−が低ｔすることにな１．た。
本発明はＬ記点にかんがみ゛（なされたものであり、そ
の目的は、うすい半導体基体を用いて素子の耐圧向Ｊユ
を図るごとにある。
の目的は、うすい半導体基体を用いて素子の耐圧向Ｊユ
を図るごとにある。
第２図は本発明の原理的構造を小才実施例を断面図によ
りあられ−４ものである。
りあられ−４ものである。
第１図゛Ｃ小したこれまでの縦形Ｍ ＯＳ Ｆ Ｅｉ”
と異なるとこうは、基体周辺部ゲートとなる多結晶Ｓｉ
層＋７）一部９を周辺り向に絶縁膜１０トに延在させ４
）とともに、ソースとなるＮ＋型領領域オーミック接続
するＡ−ｅＩＩＱ７の−５７１）をフィールドプレー
トどしてＬ記のＩＨ辺方向に延びた多結晶Ｓｉ層９の−
１を絶縁膜（例えばＰ Ｓ Ｇ膜）１１を介して覆い、
さらにそれを越えて基板１ｉ’ｉ１辺り向−＼延在させ
るものである。なお同図におい“（１２は基板周辺ｆ（
そ−て設けたＮ１拡赦ガー ドリング層であり、１３は
このＮ＋＋散層にコンタクトするＡ１膜である。
と異なるとこうは、基体周辺部ゲートとなる多結晶Ｓｉ
層＋７）一部９を周辺り向に絶縁膜１０トに延在させ４
）とともに、ソースとなるＮ＋型領領域オーミック接続
するＡ−ｅＩＩＱ７の−５７１）をフィールドプレー
トどしてＬ記のＩＨ辺方向に延びた多結晶Ｓｉ層９の−
１を絶縁膜（例えばＰ Ｓ Ｇ膜）１１を介して覆い、
さらにそれを越えて基板１ｉ’ｉ１辺り向−＼延在させ
るものである。なお同図におい“（１２は基板周辺ｆ（
そ−て設けたＮ１拡赦ガー ドリング層であり、１３は
このＮ＋＋散層にコンタクトするＡ１膜である。
第３図は第２図のＭ ＯＳ Ｆ Ｅｉ”を得ろための製
造プロセスの要部をボす。なおこのフロセスではＮ１ガ
ー ド１目・グ部分を省略していイ）。以下各工稈に従
って説明する。
造プロセスの要部をボす。なおこのフロセスではＮ１ガ
ー ド１目・グ部分を省略していイ）。以下各工稈に従
って説明する。
（ａｌ Ｎ”型Ｓｌ基板１ ）、−ｈ Ｋ Ｎ型８皿
層２をエピタキシャル成長させた基体を用意し、Ｎ層２
表面に酸化膜１０をマスクと゛するボロン・イオン打込
み。
層２をエピタキシャル成長させた基体を用意し、Ｎ層２
表面に酸化膜１０をマスクと゛するボロン・イオン打込
み。
拡散によってＰ型領域３をＪし成した後、アクティブ領
域の酸化膜を取り除き薄いゲート酸化膜５を形成する。
域の酸化膜を取り除き薄いゲート酸化膜５を形成する。
（ｂｌ 酸化膜のＬに多結晶Ｓｒ膜を杉成し、ゲート
となるべき部分６とフィー／Ｌ）’ｌの一部９を残して
他をエッチ除去１、ご−の多結晶−、Ｓｒをマスクどシ
ー、てＮ＋拡散によりセルフアシ１ン的にへ１ソース領
域４を形成する。
となるべき部分６とフィー／Ｌ）’ｌの一部９を残して
他をエッチ除去１、ご−の多結晶−、Ｓｒをマスクどシ
ー、てＮ＋拡散によりセルフアシ１ン的にへ１ソース領
域４を形成する。
ｔｔａ 全面にＰＳ Ｇ （リンシリケー トカラス
）等の層間絶縁膜１１を）し成すζ）。
）等の層間絶縁膜１１を）し成すζ）。
ｉｄ＋ ソ ス部とＰ領域（ハ表面の絶縁膜の−・部
をコン２タクトボトエノナｌ、ＡＣを蒸着スるこＪ・に
よりソース電極７を形成１１、そθ）一部はフィールド
プレート７ｂとしてＩＭ辺Ｆに延在さぜる。
をコン２タクトボトエノナｌ、ＡＣを蒸着スるこＪ・に
よりソース電極７を形成１１、そθ）一部はフィールド
プレート７ｂとしてＩＭ辺Ｆに延在さぜる。
以１一実施例で述べた本発明によ才（ばゲートとなる多
結晶Ｓ １層、！：、１１１！極の２層構造とすること
によって電界を緩和し耐圧を向上（例えば約１００Ｖ程
度向Ｊユ）させることかできる。すなわち、第２図に不
すように、多結晶Ｓｉ層によるフィールドフレート９に
よって空乏層８か周辺す向に拡がり、その外側でＡｎ！
ｍＫよるフィーノ【ドブレート７ｂｉこよって空乏層か
さらに延びるととで電界集中を緩和できる。この場合、
多結晶８１層の外周縁かＣ）Ａ Ｉ３膜の外周縁までσ
）１１１１１隔１が人きいほど耐圧の効果が得られる。
結晶Ｓ １層、！：、１１１！極の２層構造とすること
によって電界を緩和し耐圧を向上（例えば約１００Ｖ程
度向Ｊユ）させることかできる。すなわち、第２図に不
すように、多結晶Ｓｉ層によるフィールドフレート９に
よって空乏層８か周辺す向に拡がり、その外側でＡｎ！
ｍＫよるフィーノ【ドブレート７ｂｉこよって空乏層か
さらに延びるととで電界集中を緩和できる。この場合、
多結晶８１層の外周縁かＣ）Ａ Ｉ３膜の外周縁までσ
）１１１１１隔１が人きいほど耐圧の効果が得られる。
かつ、その場合Ａ、ｅ膜下の絶縁膜（１０，１１）の厚
さ１が大きいほど大きし・耐圧が得られることになる。
さ１が大きいほど大きし・耐圧が得られることになる。
したかっ″Ｃ本発明によれば、ウェル拡散層がなく−Ｃ
も耐圧が得られることにより、Ｎ型基体の厚さを１νく
する必要がなく、低イヤン抵抗化が可能であイ）。なお
、製造プロセスではＰ型ウェル拡散−１，程が＋要であ
り、その分たけ工稈数を１１−減できる。
も耐圧が得られることにより、Ｎ型基体の厚さを１νく
する必要がなく、低イヤン抵抗化が可能であイ）。なお
、製造プロセスではＰ型ウェル拡散−１，程が＋要であ
り、その分たけ工稈数を１１−減できる。
本発明は低耐圧、低オン抵抗の縦Ｊｌ艮パワーＭＯ８Ｆ
Ｅ Ｔに適用（、た場合きわめて有効でＡする。
Ｅ Ｔに適用（、た場合きわめて有効でＡする。
第１図は縦形Ｍ ＯＳ Ｆ Ｅ Ｔのこれまでσ）タイ
プの例を不す要部縦断面図、第２図は本発明による縦形
Ｍ ＯＳ Ｆ ＥＴの例を下す要部縦断面図、第３図＋
ａｌ〜ｉｄｌは本発明による縦形ＭＯ８ＦＥ１Ｆの製造
プロセスの一部に程御１面図である。 １ ヘ１基板、２ Ｎ層、３・・Ｐ領域、４１・・・Ｎ
＋領領域５ ゲー ト絶縁膜、０ 寮帖晶Ｓ１ゲート、
７・・・Ａ２電極、７ａ、７ｂ・・フィールドプレート
、８ 空乏層、９ 多結Ｊ７．Ｓｉ膜（フィーハトプレ
−ト）、１０・・・絶縁膜、１１・・・層間絶縁膜。 第 ２ 図
プの例を不す要部縦断面図、第２図は本発明による縦形
Ｍ ＯＳ Ｆ ＥＴの例を下す要部縦断面図、第３図＋
ａｌ〜ｉｄｌは本発明による縦形ＭＯ８ＦＥ１Ｆの製造
プロセスの一部に程御１面図である。 １ ヘ１基板、２ Ｎ層、３・・Ｐ領域、４１・・・Ｎ
＋領領域５ ゲー ト絶縁膜、０ 寮帖晶Ｓ１ゲート、
７・・・Ａ２電極、７ａ、７ｂ・・フィールドプレート
、８ 空乏層、９ 多結Ｊ７．Ｓｉ膜（フィーハトプレ
−ト）、１０・・・絶縁膜、１１・・・層間絶縁膜。 第 ２ 図
Claims (1)
- １、第１導亀型半導体基体をドレインとし、該半導体基
体表面の一部に第２導電型領域を形成してこの第２導電
型領域表面の一部に第１導電型領域を設けてソースとし
、ソ・−ス・ドレイン間の第２導電領域上に第１の絶縁
膜を介して設けた半導体層をゲート電極としてこのゲー
トへの印加電圧によって前記第２導電型領域表面のソー
ス・ドレイン電流を制御する電界効果半導体装置におし
・て、」二記ゲートとなる半導体層の一部を基体周辺方
向に延在させるとともに一１＝記ソースとなる第１導電
型領域にオーミック接続する導体層を上記ゲートとなる
半導体層上に第２の絶縁膜を介し”Ｃ延在させ、さらに
それを越えて外側に延在させたことを特徴とする絶縁ケ
ート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185437A JPS5887874A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185437A JPS5887874A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887874A true JPS5887874A (ja) | 1983-05-25 |
Family
ID=16170770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185437A Pending JPS5887874A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887874A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213167A (ja) * | 1986-03-10 | 1987-09-19 | シリコニクス インコ−ポレイテツド | パワ−ｍｏｓトランジスタの製造方法 |
| EP0660416A1 (en) * | 1993-12-22 | 1995-06-28 | AT&T Corp. | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
| WO1998002925A1 (de) * | 1996-07-16 | 1998-01-22 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
-
1981
- 1981-11-20 JP JP56185437A patent/JPS5887874A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213167A (ja) * | 1986-03-10 | 1987-09-19 | シリコニクス インコ−ポレイテツド | パワ−ｍｏｓトランジスタの製造方法 |
| EP0660416A1 (en) * | 1993-12-22 | 1995-06-28 | AT&T Corp. | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
| WO1998002925A1 (de) * | 1996-07-16 | 1998-01-22 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
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