JPS6346993B2 - - Google Patents
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- JPS6346993B2 JPS6346993B2 JP54169165A JP16916579A JPS6346993B2 JP S6346993 B2 JPS6346993 B2 JP S6346993B2 JP 54169165 A JP54169165 A JP 54169165A JP 16916579 A JP16916579 A JP 16916579A JP S6346993 B2 JPS6346993 B2 JP S6346993B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMIS（金属−絶縁膜−半導体）型半導
体装置に関する。
体装置に関する。
従来のMIS型半導体装置として例えばMISトラ
ンジスタの構成を第１図に示す。
ンジスタの構成を第１図に示す。
第１図ａにおいては、ｐ型半導体基体（ｐ−ウ
エル）１２中にｎ型半導体領域１３を２箇所設
け、該２箇所のｎ型領域に挾み込まれたｐ型の所
謂チヤネル領域表面に、例えば酸化シリコン
（SiO2）から成るゲート絶縁膜１４を設け、次い
で該ゲート絶縁膜１４上にゲート電極１１を配置
した構造となつている。第１図ｂには、このMIS
トランジスタの回路図を示す。
エル）１２中にｎ型半導体領域１３を２箇所設
け、該２箇所のｎ型領域に挾み込まれたｐ型の所
謂チヤネル領域表面に、例えば酸化シリコン
（SiO2）から成るゲート絶縁膜１４を設け、次い
で該ゲート絶縁膜１４上にゲート電極１１を配置
した構造となつている。第１図ｂには、このMIS
トランジスタの回路図を示す。
通常のMIS型半導体装置では、バイポーラトラ
ンジスタ等他の構造の半導体装置に比べて閾値電
圧に代表される特性のばらつきが大きいことが知
られている。この閾値電圧等の各装置におけるば
らつきは、該半導体装置を差動増幅回路等に使用
しようとする場合、特に問題となる。
ンジスタ等他の構造の半導体装置に比べて閾値電
圧に代表される特性のばらつきが大きいことが知
られている。この閾値電圧等の各装置におけるば
らつきは、該半導体装置を差動増幅回路等に使用
しようとする場合、特に問題となる。
又、この装置特性のばらつきは、主にシリコン
（Si）等から成る半導体基板と酸化シリコン
（SiO2）等から成る絶縁膜間の界面特性のばらつ
きにより、主に生じる。即ち、絶縁膜形成の処理
プロセスにおいて、ナトリウム、カリウム等のア
ルカリイオン（正イオン）が絶縁膜中に取り込ま
れこの界面特性に影響を与えている。更に、該閾
値電圧のばらつきは同一半導体基板内では場所に
よる差、異なる基板内では処理プロセスの差によ
り避け難いものとなつているのが、現状である。
（Si）等から成る半導体基板と酸化シリコン
（SiO2）等から成る絶縁膜間の界面特性のばらつ
きにより、主に生じる。即ち、絶縁膜形成の処理
プロセスにおいて、ナトリウム、カリウム等のア
ルカリイオン（正イオン）が絶縁膜中に取り込ま
れこの界面特性に影響を与えている。更に、該閾
値電圧のばらつきは同一半導体基板内では場所に
よる差、異なる基板内では処理プロセスの差によ
り避け難いものとなつているのが、現状である。
前述の予期せぬアルカリイオンの混入等、装置
の特性を変化させる要素が作用することは、等価
的に第２図のようにゲート電極１１とゲート絶縁
膜１４の間に、ゲート電極側を負側端子として、
特性の変動に対応する電圧値を有する電池１５が
直列に挿入されたものと考えることができる。即
ち、通常のMIS型半導体装置では、上記電池１５
の挿入を完全に避けることは困難であり、又該電
池１５の電圧値が各製造ロツト等によつて大きく
相異するばらついた値を示したり、経時的に変化
することがMIS型半導体装置を使用する上の問題
点となつている。
の特性を変化させる要素が作用することは、等価
的に第２図のようにゲート電極１１とゲート絶縁
膜１４の間に、ゲート電極側を負側端子として、
特性の変動に対応する電圧値を有する電池１５が
直列に挿入されたものと考えることができる。即
ち、通常のMIS型半導体装置では、上記電池１５
の挿入を完全に避けることは困難であり、又該電
池１５の電圧値が各製造ロツト等によつて大きく
相異するばらついた値を示したり、経時的に変化
することがMIS型半導体装置を使用する上の問題
点となつている。
本発明の目的は、上述のMIS型半導体装置の問
題点にかんがみ、同一導電型を有する半導体基体
上に形成された二つのMIS構造ゲートを電気的に
持続し、二つのMIS構造ゲートに生ずる特性のば
らつきを相殺するという発想にもとずき、製造場
所、または製造プロセスの条件の差による、特性
のばらつきおよび変化を打消すことのできるMIS
型半導体装置を提供することにある。
題点にかんがみ、同一導電型を有する半導体基体
上に形成された二つのMIS構造ゲートを電気的に
持続し、二つのMIS構造ゲートに生ずる特性のば
らつきを相殺するという発想にもとずき、製造場
所、または製造プロセスの条件の差による、特性
のばらつきおよび変化を打消すことのできるMIS
型半導体装置を提供することにある。
又、上記本発明の目的は、一導電型を有する半
導体基体上に形成された第１ゲート絶縁膜、該第
１ゲート絶縁膜上に形成された第１ゲート電極、
該第１ゲート電極と持続された第２ゲート電極と
を具備し、前記半導体基体と、同一導電型であり
且つ絶縁分離された半導体領域から、該半導体領
域上に前記第１ゲート絶縁膜と略同一の界面特性
を持つように形成された第２ゲート絶縁膜を介し
前記第２ゲート電極へ入力を行なうことを特徴と
するMIS型半導体装置により達成される。
導体基体上に形成された第１ゲート絶縁膜、該第
１ゲート絶縁膜上に形成された第１ゲート電極、
該第１ゲート電極と持続された第２ゲート電極と
を具備し、前記半導体基体と、同一導電型であり
且つ絶縁分離された半導体領域から、該半導体領
域上に前記第１ゲート絶縁膜と略同一の界面特性
を持つように形成された第２ゲート絶縁膜を介し
前記第２ゲート電極へ入力を行なうことを特徴と
するMIS型半導体装置により達成される。
以下、本発明による一実施例について第３図を
参照して説明をする。第３図においては、従来の
MOS型集積回路で形成される２つのMOSトラン
ジスタのゲート電極を夫々接続することにより、
従来のトランジスタ構造をそのまま利用すること
を可能とした実施例を示す。
参照して説明をする。第３図においては、従来の
MOS型集積回路で形成される２つのMOSトラン
ジスタのゲート電極を夫々接続することにより、
従来のトランジスタ構造をそのまま利用すること
を可能とした実施例を示す。
まず、ｎ型シリコン（Si）基板にｐ型領域２
２，３２を設け、更に該ｐ型領域内にｎ型半導体
領域から成る所謂ソース・ドレイン領域２３，３
３を設け、該ソース・ドレイン領域間のｐ型半導
体領域から成る所謂チヤネル領域上に酸化シリコ
ン（SiO2）から成るゲート絶縁膜２４，３４を
夫々略同一の条件下で、すなわち、同時または酸
化温度、時間、雰囲気等を同じくして同様の絶縁
膜が得られるように形成し、該ゲート絶縁膜上に
ゲート電極２１，３１を設ける。この工程迄は従
来のMOSトランジスタの製造工程と同一である。
２，３２を設け、更に該ｐ型領域内にｎ型半導体
領域から成る所謂ソース・ドレイン領域２３，３
３を設け、該ソース・ドレイン領域間のｐ型半導
体領域から成る所謂チヤネル領域上に酸化シリコ
ン（SiO2）から成るゲート絶縁膜２４，３４を
夫々略同一の条件下で、すなわち、同時または酸
化温度、時間、雰囲気等を同じくして同様の絶縁
膜が得られるように形成し、該ゲート絶縁膜上に
ゲート電極２１，３１を設ける。この工程迄は従
来のMOSトランジスタの製造工程と同一である。
以下においては説明の便宜上これらのトランジ
スタを第１のトランジスタ２、第２のトランジス
タ３とする。
スタを第１のトランジスタ２、第２のトランジス
タ３とする。
次いで、第１のトランジスタ２のゲート電極２
１と第２のトランジスタ３のゲート電極３１を電
気的に接続し、第２のトランジスタ３を形成する
ｐ型領域３２よりオーミツク・コンタクトをと信
号入力端とし、第１のトランジスタ２の二つのｎ
型領域よりオーミツク・コンタクトをとりソース
ＳおよびドレインＤ端子とする。
１と第２のトランジスタ３のゲート電極３１を電
気的に接続し、第２のトランジスタ３を形成する
ｐ型領域３２よりオーミツク・コンタクトをと信
号入力端とし、第１のトランジスタ２の二つのｎ
型領域よりオーミツク・コンタクトをとりソース
ＳおよびドレインＤ端子とする。
以上の構成を回路図で示すと第４図のようにな
る。第４図においてＧ１，Ｇ２；Ｓ１，Ｓ２；Ｄ
１，Ｄ２；Ｃ２は各々のMOSトランジスタのゲ
ート、ソース、ドレインおよびチヤネルをそれぞ
れ表わし、Ｇ，ＳおよびＤは、本発明によるMIS
型半導体装置としてのゲート、ソースおよびドレ
インをそれぞれ示す。
る。第４図においてＧ１，Ｇ２；Ｓ１，Ｓ２；Ｄ
１，Ｄ２；Ｃ２は各々のMOSトランジスタのゲ
ート、ソース、ドレインおよびチヤネルをそれぞ
れ表わし、Ｇ，ＳおよびＤは、本発明によるMIS
型半導体装置としてのゲート、ソースおよびドレ
インをそれぞれ示す。
第３図における実施例を第２図と同様な方法で
説明するため第５図を参照する。第５図において
も第２図と同様ゲート電極２１，３１とゲート絶
縁膜２４，３４の間に電池が挿入されたものとし
て考えることができる。これに依れば、ゲートＧ
より第１のトランジスタ２のゲート絶縁膜２４下
のチヤネル領域へ至る回路において二つの電池２
５，３５が逆極性で直列に接続されているから、
その起電力を互いに打消してその影響を小さくす
ることができる。
説明するため第５図を参照する。第５図において
も第２図と同様ゲート電極２１，３１とゲート絶
縁膜２４，３４の間に電池が挿入されたものとし
て考えることができる。これに依れば、ゲートＧ
より第１のトランジスタ２のゲート絶縁膜２４下
のチヤネル領域へ至る回路において二つの電池２
５，３５が逆極性で直列に接続されているから、
その起電力を互いに打消してその影響を小さくす
ることができる。
特に第５図に示される実施例においては、第１
のトランジスタ２と第２のトランジスタ３は隣接
して同一基板上に形成されているため、各々のト
ランジスタでは基体の材質並びに製造プロセスと
もに実質的同一と考えられるから、電池２５と３
５は殆んど同じ起電力となり両者の完全な起電力
の打消の期待できる 又、上述の実施例においては、説明の都合上第
２のトランジスタについては第１のトランジスタ
と同じものとして説明したが、第２のトランジス
タにおける必要な部分はチヤネル部分、ゲート絶
縁膜およびゲート電極であるので、第２のトラン
ジスタのソースおよびドレイン領域を形成するｎ
型半導体領域はその一方または両方を省略するこ
とが可能である。
のトランジスタ２と第２のトランジスタ３は隣接
して同一基板上に形成されているため、各々のト
ランジスタでは基体の材質並びに製造プロセスと
もに実質的同一と考えられるから、電池２５と３
５は殆んど同じ起電力となり両者の完全な起電力
の打消の期待できる 又、上述の実施例においては、説明の都合上第
２のトランジスタについては第１のトランジスタ
と同じものとして説明したが、第２のトランジス
タにおける必要な部分はチヤネル部分、ゲート絶
縁膜およびゲート電極であるので、第２のトラン
ジスタのソースおよびドレイン領域を形成するｎ
型半導体領域はその一方または両方を省略するこ
とが可能である。
更に、上記実施例に於いては、第１のトランジ
スタおよび第２のトランジスタのゲート電極間を
接続する手段についての説明を省いたが、集積回
路における本発明の実施に際しては、通常の配線
方法と同様に厚い絶縁膜上に不純物を含有せしめ
た多結晶半導体層、若しくはアルミニウム、モリ
ブデン等の金属層の適用が可能である。
スタおよび第２のトランジスタのゲート電極間を
接続する手段についての説明を省いたが、集積回
路における本発明の実施に際しては、通常の配線
方法と同様に厚い絶縁膜上に不純物を含有せしめ
た多結晶半導体層、若しくはアルミニウム、モリ
ブデン等の金属層の適用が可能である。
第６図に本発明の第２の実施例を示す。
ここでは、MIS型トランジスタを形成した半導
体基板上の絶縁分離された他領域上に該MIS型ト
ランジスタのチヤネル領域と同一導電型を有する
半導体領域上に上記MIS型トランジスタのゲート
絶縁膜と略同一の条件で、すなわち、同時または
酸化温度、時間、雰囲気等を同じくして同様の絶
縁膜が得られるように第２ゲート絶縁膜を形成
し、該第２ゲート絶縁膜上の第２ゲート電極と上
記MIS型トランジスタのゲート電極を接続した
MIS型半導体装置が示される。図中、４３はｐ型
半導体基板にそれぞれ離間して設けられたｎ型の
ソース・ドレイン領域、４４は第１ゲート絶縁
膜、４５は第１ゲート電極、４６は基板との絶縁
分離を行なう絶縁層、４７はｐ型の多結晶半導体
層、４８は第１ゲート絶縁膜と略同一の条件で、
すなわち、同時または酸化温度、時間、雰囲気等
を同じくして同様の絶縁膜が得られるように形成
された第２ゲート絶縁膜、４９は第２ゲート電極
である。半導体層４７はMIS型トランジスタのチ
ヤネル領域と同一導電型を有しており、ここから
オーミツクコンタクトをとりゲート入力端子Ｇを
得ている。
体基板上の絶縁分離された他領域上に該MIS型ト
ランジスタのチヤネル領域と同一導電型を有する
半導体領域上に上記MIS型トランジスタのゲート
絶縁膜と略同一の条件で、すなわち、同時または
酸化温度、時間、雰囲気等を同じくして同様の絶
縁膜が得られるように第２ゲート絶縁膜を形成
し、該第２ゲート絶縁膜上の第２ゲート電極と上
記MIS型トランジスタのゲート電極を接続した
MIS型半導体装置が示される。図中、４３はｐ型
半導体基板にそれぞれ離間して設けられたｎ型の
ソース・ドレイン領域、４４は第１ゲート絶縁
膜、４５は第１ゲート電極、４６は基板との絶縁
分離を行なう絶縁層、４７はｐ型の多結晶半導体
層、４８は第１ゲート絶縁膜と略同一の条件で、
すなわち、同時または酸化温度、時間、雰囲気等
を同じくして同様の絶縁膜が得られるように形成
された第２ゲート絶縁膜、４９は第２ゲート電極
である。半導体層４７はMIS型トランジスタのチ
ヤネル領域と同一導電型を有しており、ここから
オーミツクコンタクトをとりゲート入力端子Ｇを
得ている。
このゲート入力端子Ｇより印加された電気信号
は、ｐ型半導体領域４７から第２ゲート絶縁膜４
８を介し、第２ゲート電極４９へと伝達される。
この第２ゲート電極４９はMIS型トランジスタの
第１ゲート電極４５と接続されており、第２ゲー
ト電極４９への入力信号の伝達により上記第１ゲ
ート絶縁膜４４を介してチヤネルを形成し、通常
のMIS型トランジスタと同様の動作を行なう。上
記実施例においても第１の実施例と同様にMIS型
トランジスタのゲート界面の特性のばらつきを、
第２ゲート絶縁膜、第２ゲート電極を介して入力
を行なうことにより相殺することが可能である。
は、ｐ型半導体領域４７から第２ゲート絶縁膜４
８を介し、第２ゲート電極４９へと伝達される。
この第２ゲート電極４９はMIS型トランジスタの
第１ゲート電極４５と接続されており、第２ゲー
ト電極４９への入力信号の伝達により上記第１ゲ
ート絶縁膜４４を介してチヤネルを形成し、通常
のMIS型トランジスタと同様の動作を行なう。上
記実施例においても第１の実施例と同様にMIS型
トランジスタのゲート界面の特性のばらつきを、
第２ゲート絶縁膜、第２ゲート電極を介して入力
を行なうことにより相殺することが可能である。
第７図に本発明の第３の実施例を示す。
ここでは、通常のMIS型トランジスタのソース
（またはドレイン）領域上に第２のMIS型ゲート
部を形成する構造を有している。図中、５２はｎ
型のソース領域、５３はｎ型のドレイン領域、５
４は第１ゲート絶縁膜、５５は第１ゲート電極、
５７はドレイン領域５３中に形成されたｐ型の半
導体領域、５８はｐ型半導体領域５７上に形成さ
れた第２ゲート絶縁膜、５９は第２ゲート電極で
ある。
（またはドレイン）領域上に第２のMIS型ゲート
部を形成する構造を有している。図中、５２はｎ
型のソース領域、５３はｎ型のドレイン領域、５
４は第１ゲート絶縁膜、５５は第１ゲート電極、
５７はドレイン領域５３中に形成されたｐ型の半
導体領域、５８はｐ型半導体領域５７上に形成さ
れた第２ゲート絶縁膜、５９は第２ゲート電極で
ある。
MIS型トランジスタのドレイン領域５３内部に
MIS型トランジスタのチヤネル領域を形成する半
導体領域と同一導電型の半導体領域５７を、換言
するならば、ｎ型のドレイン領域とは反対導電型
のｐ型領域を形成し、ここからゲート入力端子を
とり出し入力を行なう。このゲート入力端子から
の印加信号はｐ型半導体領域５７から第２ゲート
絶縁膜５８を介し、第２ゲート電極５９へと伝達
される。第２ゲート電極５９はMIS型トランジス
タの第１ゲート電極５５と接続されており、該
MIS型トランジスタのソース５２およびドレイン
５３に挾まれたｐ型のチヤネル領域に所定のチヤ
ネルを形成し、MIS型トランジスタを駆動させ
る。上記第７図に示す実施例に於いても前述の実
施例と同様に第１ゲート絶縁膜５４界面の特性の
ばらつきを第２ゲート絶縁膜５８を介し入力する
ことにより相殺するものである。
MIS型トランジスタのチヤネル領域を形成する半
導体領域と同一導電型の半導体領域５７を、換言
するならば、ｎ型のドレイン領域とは反対導電型
のｐ型領域を形成し、ここからゲート入力端子を
とり出し入力を行なう。このゲート入力端子から
の印加信号はｐ型半導体領域５７から第２ゲート
絶縁膜５８を介し、第２ゲート電極５９へと伝達
される。第２ゲート電極５９はMIS型トランジス
タの第１ゲート電極５５と接続されており、該
MIS型トランジスタのソース５２およびドレイン
５３に挾まれたｐ型のチヤネル領域に所定のチヤ
ネルを形成し、MIS型トランジスタを駆動させ
る。上記第７図に示す実施例に於いても前述の実
施例と同様に第１ゲート絶縁膜５４界面の特性の
ばらつきを第２ゲート絶縁膜５８を介し入力する
ことにより相殺するものである。
上記各実施例からも明らかになつたように、本
発明によるMIS型半導体装置では、略同一の条件
下で、すなわち、同時または酸化温度、時間、雰
囲気等を同じくして同様の絶縁膜が得られるよう
に形成されたMIS型構造のゲート電極をそれぞれ
接続したことを特徴とするものであるが、ここで
上記MIS型構造のゲート絶縁膜下に於ける半導体
領域はそれぞれ同一導電型であり且つ互いに絶縁
分離されている必要がある。即ち、互いに接続さ
れるMIS型構造のゲート電極が同一導電型の半導
体領域上に形成されたものでない場合には、それ
ぞれのMIS構造に於ける仕事関数の差が入力信号
の伝達に影響を与える他、両者が絶縁分離されて
いない場合には、ゲート入力端と接続する半導体
領域からの入力信号が直接チヤネル領域に影響を
及ぼすこととなり正常なMIS半導体装置の駆動が
不可能となる。
発明によるMIS型半導体装置では、略同一の条件
下で、すなわち、同時または酸化温度、時間、雰
囲気等を同じくして同様の絶縁膜が得られるよう
に形成されたMIS型構造のゲート電極をそれぞれ
接続したことを特徴とするものであるが、ここで
上記MIS型構造のゲート絶縁膜下に於ける半導体
領域はそれぞれ同一導電型であり且つ互いに絶縁
分離されている必要がある。即ち、互いに接続さ
れるMIS型構造のゲート電極が同一導電型の半導
体領域上に形成されたものでない場合には、それ
ぞれのMIS構造に於ける仕事関数の差が入力信号
の伝達に影響を与える他、両者が絶縁分離されて
いない場合には、ゲート入力端と接続する半導体
領域からの入力信号が直接チヤネル領域に影響を
及ぼすこととなり正常なMIS半導体装置の駆動が
不可能となる。
そのため、上述の各実施例に於いては、入力を
行なう半導体領域をそれぞれチヤネル領域から絶
縁分離した領域に設けている。例えば第５図に示
した実施例においては、従来のMIS型トランジス
タをそのまま利用出来るが、そこでは基板と反対
導電型を有する所謂島領域にそれぞれのMIS型ト
ランジスタを形成する必要がある。これに対し、
第６図、第７図に示す実施例では、かかる島領域
の形成を不要とし、装置の高集積化に有効であ
る。
行なう半導体領域をそれぞれチヤネル領域から絶
縁分離した領域に設けている。例えば第５図に示
した実施例においては、従来のMIS型トランジス
タをそのまま利用出来るが、そこでは基板と反対
導電型を有する所謂島領域にそれぞれのMIS型ト
ランジスタを形成する必要がある。これに対し、
第６図、第７図に示す実施例では、かかる島領域
の形成を不要とし、装置の高集積化に有効であ
る。
又、上記全ての実施例に於いて、MIS型トラン
ジスタの第１ゲート絶縁膜形成と同時に第２ゲー
ト絶縁膜を形成することにより、一層完全に２つ
のMIS構造における特性のばらつきを相殺するこ
とが出来る。
ジスタの第１ゲート絶縁膜形成と同時に第２ゲー
ト絶縁膜を形成することにより、一層完全に２つ
のMIS構造における特性のばらつきを相殺するこ
とが出来る。
以上、本発明によれば、MIS型半導体装置の特
性のばらつきを防止することが可能であり、特に
リニア回路等均一な閾値を要求される回路に於い
て効果を示す。
性のばらつきを防止することが可能であり、特に
リニア回路等均一な閾値を要求される回路に於い
て効果を示す。
尚、上記各実施例に於いて、同一基板上に形成
されたMIS型半導体装置について説明をしたが、
本発明の適用はこれに限定されるものではない。
即ち、略同一の条件下で、すなわち、同時または
酸化温度、時間、雰囲気等を同じくして同様の絶
縁膜が得られるように形成されたゲート絶縁膜を
有するものであるならば、それぞれ個別の装置と
して形成されたMIS型半導体装置の各ゲート電極
を接続し、使用することも可能である。
されたMIS型半導体装置について説明をしたが、
本発明の適用はこれに限定されるものではない。
即ち、略同一の条件下で、すなわち、同時または
酸化温度、時間、雰囲気等を同じくして同様の絶
縁膜が得られるように形成されたゲート絶縁膜を
有するものであるならば、それぞれ個別の装置と
して形成されたMIS型半導体装置の各ゲート電極
を接続し、使用することも可能である。
第１図ａ，ｂは従来のMISトランジスタを示す
構成図および回路図で、ａは構成図、ｂは回路
図、第２図は第１図ａに関連する説明図、第３図
は本発明の一実施例としてのMISトランジスタ装
置の構成図、第４図は第３図と同様なMISトラン
ジスタ装置の回路図、第５図は第３図に関連する
説明図、第６図、第７図は本発明の他実施例とし
てのMISトランジスタ装置の構成図である。 １……MISトランジスタ、２……第１のトラン
ジスタ、３……第２のトランジスタ、１１，２
１，４５，５５……ゲート電極、１２，２２，３
２，５７……ｐ型領域、１３，２３，３３，４
３，５２，５３……ｎ型領域、１４，２４，４
４，５４……ゲート絶縁膜、１５，２５，３５…
…電池、３１，４９，５９……第２ゲート電極、
３４，４８，５８……第２ゲート絶縁膜、４６…
…絶縁層、Ｇ……ゲート、Ｓ……ソース、Ｄ……
ドレイン。
構成図および回路図で、ａは構成図、ｂは回路
図、第２図は第１図ａに関連する説明図、第３図
は本発明の一実施例としてのMISトランジスタ装
置の構成図、第４図は第３図と同様なMISトラン
ジスタ装置の回路図、第５図は第３図に関連する
説明図、第６図、第７図は本発明の他実施例とし
てのMISトランジスタ装置の構成図である。 １……MISトランジスタ、２……第１のトラン
ジスタ、３……第２のトランジスタ、１１，２
１，４５，５５……ゲート電極、１２，２２，３
２，５７……ｐ型領域、１３，２３，３３，４
３，５２，５３……ｎ型領域、１４，２４，４
４，５４……ゲート絶縁膜、１５，２５，３５…
…電池、３１，４９，５９……第２ゲート電極、
３４，４８，５８……第２ゲート絶縁膜、４６…
…絶縁層、Ｇ……ゲート、Ｓ……ソース、Ｄ……
ドレイン。
Claims (1)
- １ 一導電型を有する半導体基体上に形成された
第１ゲート絶縁膜、該第１ゲート絶縁膜上に形成
された第１ゲート電極、該第１ゲート電極と接続
された第２ゲート電極とを具備し、前記半導体基
体と、同一導電型であり且つ絶縁分離された半導
体領域から、該半導体領域上に前記第１ゲート絶
縁膜と略同一の界面活性を持つように形成された
第２ゲート絶縁膜を介し前記第２ゲート電極へ入
力を行なうことを特徴とするMIS型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16916579A JPS5693368A (en) | 1979-12-27 | 1979-12-27 | Mis transistor device |
| EP80107929A EP0031536B1 (en) | 1979-12-27 | 1980-12-16 | A metal-insulator-semiconductor transistor device |
| DE8080107929T DE3071043D1 (en) | 1979-12-27 | 1980-12-16 | A metal-insulator-semiconductor transistor device |
| US06/218,007 US4509070A (en) | 1979-12-27 | 1980-12-18 | Metal-insulator-semiconductor transistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16916579A JPS5693368A (en) | 1979-12-27 | 1979-12-27 | Mis transistor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693368A JPS5693368A (en) | 1981-07-28 |
| JPS6346993B2 true JPS6346993B2 (ja) | 1988-09-20 |
Family
ID=15881465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16916579A Granted JPS5693368A (en) | 1979-12-27 | 1979-12-27 | Mis transistor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4509070A (ja) |
| EP (1) | EP0031536B1 (ja) |
| JP (1) | JPS5693368A (ja) |
| DE (1) | DE3071043D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4596938A (en) * | 1982-09-30 | 1986-06-24 | Rca Corporation | Electrically erasable programmable electronic circuits using programmable-threshold-voltage FET pairs |
| US4857984A (en) * | 1984-12-26 | 1989-08-15 | Hughes Aircraft Company | Three-terminal MOS integrated circuit switch |
| JP3380117B2 (ja) * | 1995-07-24 | 2003-02-24 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3702943A (en) * | 1971-11-05 | 1972-11-14 | Rca Corp | Field-effect transistor circuit for detecting changes in voltage level |
| US3855581A (en) * | 1971-12-30 | 1974-12-17 | Mos Technology Inc | Semiconductor device and circuits |
| JPS5422781A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Insulator gate protective semiconductor device |
-
1979
- 1979-12-27 JP JP16916579A patent/JPS5693368A/ja active Granted
-
1980
- 1980-12-16 EP EP80107929A patent/EP0031536B1/en not_active Expired
- 1980-12-16 DE DE8080107929T patent/DE3071043D1/de not_active Expired
- 1980-12-18 US US06/218,007 patent/US4509070A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0031536A2 (en) | 1981-07-08 |
| US4509070A (en) | 1985-04-02 |
| EP0031536B1 (en) | 1985-08-28 |
| DE3071043D1 (en) | 1985-10-03 |
| JPS5693368A (en) | 1981-07-28 |
| EP0031536A3 (en) | 1983-03-30 |
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