JPS634703B2 - - Google Patents

Info

Publication number
JPS634703B2
JPS634703B2 JP56137913A JP13791381A JPS634703B2 JP S634703 B2 JPS634703 B2 JP S634703B2 JP 56137913 A JP56137913 A JP 56137913A JP 13791381 A JP13791381 A JP 13791381A JP S634703 B2 JPS634703 B2 JP S634703B2
Authority
JP
Japan
Prior art keywords
layer
wsi
tungsten silicide
platinum
sputtering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56137913A
Other languages
English (en)
Other versions
JPS5797651A (en
Inventor
Jei Miraa Robaato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5797651A publication Critical patent/JPS5797651A/ja
Publication of JPS634703B2 publication Critical patent/JPS634703B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10D64/668—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the layer being a silicide, e.g. TiSi2
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/934—Sheet resistance, i.e. dopant parameters

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
本発明は、半導体装置、特に半導体装置の接点
および導体用ならびにFETゲート用のWSi2高導
電層に関するものである。 先行技術 ケイ化タングステン（WSi2）は、金属導電性
および比較的低い電気抵抗率をもつことが知られ
ている。典型的な範囲は、CRC Handbook of
Chemistry and Physics（1980）に記載されてい
るように、バルク形で約33μΩ―cmである。しか
しながら、ケイ化タングステンの薄いフイルムで
低い抵抗率が実現されることが認められたのは、
最近になつてからである。Crowderおよび
ZirinskyがIEEE J.Solid−State Circuits、SC―
14、291（1979）で、またMohammadiおよび
SaraswatがＪ−Electrochem.Soc.、127、450
（1980）で報告したこの発展により、ケイ化タン
グステンの薄いフイルムが潜在的にマイクロエレ
クトロニツクな用途をもつことが明らかとなつ
た。 先行技術のCrowderおよびZirinskyの薄いフイ
ルムを沈着させるための提案に使用されている方
法は、酸素を含まない大気中で800℃〜1000℃の
温度でのアニーリングを伴なう共蒸着の技術を使
用するものであつた。共蒸着の際に、高真空室に
入れた状態で基板上に薄いフイルムが沈着され
る。タングステンを含むものとシリコンを含むも
のの２つの蒸着ソースを、各ソースから原子の蒸
着が起こる温度にまで加熱する。各原子は、高真
空の蒸発室中を進み、相対的により低温の表面に
達して付着する。従つて、蒸発した原子の一部
は、蒸発室内に置かれた基板に衝突して凝縮す
る。蒸発速度、従つて基板への沈着速度は、ソー
スが確認するには、２つのソースの蒸発速度を同
時に測定し制御することが必要である。従つて、
共蒸着によつて沈着されたケイ化タングステンの
薄いフイルムの立体化学を充分に制御するには、
進んだ装置および制御方法が必要である。 WSi層をFETゲート用の高導電層として使用
することができる。FET装置の製造に際しては
基板はWSi2を共蒸着させる一番上の層として化
学蒸着させた多結晶シリコンをもつと思われる。
その結果得られる構造は、多結晶シリコンの頂部
に共蒸着させたWSi2を含む二層エレメントであ
る。こうして形成された構造は、高温処理に耐え
ることができ、自己不働態化し、一般にシート抵
抗を合計厚さの等しい高度にドープされた多結晶
シリコン層よりも1/10の小ささにすることができ
る。しかしながら、結晶として得られる構造のも
つ様々な利点にもかかわらず、同時に作動する２
つの蒸発ソースからの沈着速度を独立に監視し、
連携して制御する必要があるため、処理条件を維
持することが望ましい。沈着速度の制御は、どち
らかのソースがフイルム組成を立体化学から外さ
せるのを防止するために決定的である。立体化学
からの逸脱が起こると、フイルムの特性に害が及
ぶ。導電性が減少し、フイルムが酸化性アニーリ
ング条件下で自己不働態化する能力が阻害される
ことがある。 先行技術の範囲内で、ケイ化タングステンの薄
いフイルムを沈着させるための他の技術が提案さ
れているが、大部分は典型的にはスパツタリング
である。スパツタリング理論ならびに薄いフイル
ムを沈着させるためのdcおよびrfスパツタリング
法の応用に関するわかりやすい概説が、L.I.
MaisselおよびR.Glangの“Handbook of Thin
Film Technology ”McGrow Hill社刊、1970
年に示されている。薄い膜のスパツタ沈着の際に
は、不活性気体イオンが高い運動エネルギーにま
で電気的に加速され、ソースに衝突する際に、ソ
ースまたはターゲツトから原子が放出される。放
出された原子は、次にスパツタリング室の希薄大
気中を進み、スパツタリング室に入れた基板なら
びに同室内のその他の表面上で凝縮する。従つ
て、スパツタリングのプロセスは、原子が蒸発に
よつてではなくて不活性気体イオンの衝撃によつ
てターゲツトから放出されるため、その温度の制
御によつてではなく、ターゲツトに印加される電
圧および電力を制御することによつて沈着速度の
制御が実現される点で、共蒸着とは異なつてい
る。その上、ケイ化タングステンの薄いフイルム
をケイ化タングステン化合物からなるソースから
スパツタ沈着させることができ、従つて２つのソ
ースではなく１つのソースしか必要でない。この
プロセスの複雑さの減少は、半導体製造における
材料上の利益である。スパツタリングによるケイ
化タングステンの薄いフイルムの沈着は、従つて
共蒸着による沈着よりも一般により簡単になる。
従つて、処理の容易さの点で、スパツタ沈着させ
たWSi2は、共蒸着させたWSi2に勝るはつきりし
た利点をもつている。フイルムの均質性が大きい
ほど、すなわちＷ：Siの原比の変化が少ないほ
ど、ラン毎の再生産性がよりよくなり、複雑な同
時蒸発の制御が回避される。しかしながら、これ
らの処理上の利点は、沈着されたフイルムの抵抗
率の値の増加によつて相殺される。スパツタリン
グおよびそれに続く1000℃までの温度でのアニー
リングによつて沈着されたWSi2の薄いフイルム
の電気抵抗率の値は、アニールされ、共蒸着され
たフイルムの抵抗率の値よりも２―３倍大きかつ
た。この同様にアニールされ共蒸着されたフイル
ムに比べて高い抵抗率は、Mohammadiらが、J.
Electrochem.Soc.、127、450（1980）で、また
Millerが1980年４月21―25日のカリフオルニア州
サン・ジエゴでのInt.Conf.Metallurg.Coatingsで
報告している。共蒸着によるフイルムの場合に匹
敵する、スパツタリングによるWSi2フイルムの
導電性の値を実現するには、スパツタしたフイル
ムを共蒸着されたフイルムの場合に必要な温度よ
りも約200℃高い温度でアニールすることが必要
であつた。特に、最適な導電率の値は、1200℃で
アニールしたスパツタリングによるWSi2フイル
ムで得られるが、共蒸着WSi2フイルムの場合は、
1000℃でのアニーリングで最適な導電率の値が実
現される。このスパツタリングによるWSi2フイ
ルムについてのより高いアニーリング温度要件
は、ドーパントの拡散の増大ならびに異なる酸化
特性のためにある種のプロセスでは許容されない
ことがあり得る。従つて、スパツタリングそれ自
体は処理上の利点をもたらしながら、結果として
得られる構造に関して重大な欠点を生じる。 先行技術の範囲内で、一般にケイ化タングステ
ン・フイルムに関する多くの参考文献があるが、
本発明の特定の応用すなわち導電性の改良のため
にアニーリングの前に沈着された特定の層を使用
することを対象とするものは現われていない。例
えば“Electrical Characteristics and Thermal
Stabillity of Platinum Silicide−to−Silicon
Ohmic Contacts Metalized with Tungsten”、
J.Electrochem.Soc.120、1767（1973）では、PtSi
−to−Si接点上でのWSi2の形成に触れている。
この文献で述べられているように、WSi2の形成
は、PtSi層中へのSiの拡散および800℃以上の温
度でのSi―Ｗ反応の結果として生じる。この論文
は、WSi2の形成がＷ金属化の低下であるので回
避すべきであると結論している。この文献は、
WSi2が金属性導電性および900℃の空気中での酸
化抵抗などいくつかの好ましい特性をもつている
ことを示しているが、特に接点領域でのその形成
を回避することを述べている。接点領域での形成
は、接点抵抗率の無変化から電気的「開放状態」
までの範囲に及ぶ効果をもつものとして報告され
ている。 また、先行技術の範囲内で、多結晶シリコン上
へのスパツタリングまたは共蒸着による耐火性金
属ケイ化物を沈着させるための方法が知られてい
る。しかしながら、ケイ化物と多結晶シリコンの
間に、あるいはケイ化物の頂部に白金の導電性増
進層を使用することは、記述されていない。米国
特許第4141022号などの特許も、PtSiが接点系の
下層を形成しTiWのスパツタ沈着フイルムが上
層を形成する、IGFET用の耐火性金属接点系を
記述している。考慮の対象としたが特に密接な関
係があるとはみなされなかつたその他の特許文献
としては、米国特許第3777364号、第3806361号、
第3906540号、第3950233号がある。 このように先行技術では印象的な一連の加工技
術を発展させてきたが、どのシステムにも材料上
の欠点が付随している。ケイ化タングステンに金
属性導電率および比較的低い電気抵抗率の点での
既知の利点があるとすれば、マイクロエレクトロ
ニツク・システムにおける電気導体としてのその
有用性は、以下４つのフアクターにもとづいてい
ると一般化することができる。(1)薄いフイルム状
の材料の抵抗率、(2)フイルムが腐食に耐える能
力、(3)マイクロエレクトロニツク回路の製造に使
用される化学薬品による攻撃に対するフイルムの
抵抗力、(4)フイルムを電気的に絶縁できること。
低い抵抗率のフイルムを沈着させることの実現が
それに記載され、先行技術で知られている。現
在、高度にドープした多結晶シリコン層を様々な
用途に利用する技術が用いられており、ケイ化タ
ングステンもその潜在的な候補者である。高度に
ドープした多結晶シリコンの抵抗率は約600μΩ
―cmなので、ケイ化タングステンを使用すること
によつて導電率の点でかなりの利益が得られる。
多結晶シリコンまたは単一結晶シリコンの基板上
に沈着させたケイ化タングステン・フイルムの熱
酸化によつて、二酸化ケイ素の薄いフイルム状の
保護層を製造できる実験的証拠がある（Zirinsky
らのAppl.Phys.Lett33、76（1978）を参照のこと）
かかる熱的に成長させた二酸化ケイ素の上層は、
優れた耐腐食性と電気絶縁をもたらす。ケイ化タ
ングステン層に損傷を与えずに二酸化ケイ素層を
熱的に成長させることのできる機構は、ケイ素原
子が基板から薄いフイルム層を通つてWSi2層の
上面へと拡散することによるものであると信じら
れている。その場合、上面でケイ素原子が酸化さ
れて二酸化ケイ素を形成する。 本発明 従つて、FETゲートならびに高導電率、耐腐
食性、化学的攻撃に対する抵抗力、高温に対する
適合性のうち１つまたは複数の特性をもつ導体が
望まれるその他のマイクロエレクトロニツク用途
用の元素Pt、Ｗ及びSiを含む高導電層を定義する
ことが、本発明の一目的である。 本発明の第２の目的は、上記の諸特性を備え、
多結晶または単一結晶のシリコン上に沈着させた
とき熱酸化を受入れる、マイクロエレクトロニツ
ク用途用の導電層を定義することである。 本発明の第３の目的は、WSi2をスパツタして
アニーリングによる共蒸着WSi2で明らかな値と
匹敵する導電率の値を得るという既知の利点を利
用しながら、アニーリング温度を共蒸着技術で使
用される温度と同様のレベルに下げることのでき
るプロセスを定義することである。 本発明の第４の目的は、スパツタリングによる
WSi2層で高導電率を実現するために、多結晶ま
たは単一結晶シリコンとスパツタリングまたは共
蒸着によるWSi2の間に使用される薄い白金界面
層を定義することである。 本発明の第５の目的は、WSi2層で高導電率を
実現するために、スパツタリングまたは共蒸着に
よるWSi2の頂部に使用される薄い白金層を定義
することである。 本発明の第６の目的は、ゲートの導電率を改良
するために、スパツタリングまたは共蒸着による
WSi2と一体化されたPtの高導電層を利用して、
改良されたFETゲートを定義することである。 本発明は、アニーリング中に生じるWSi2層の
導電率の増大を向上させるために、Pt層をスパ
ツタ沈着または共蒸着させたWSi2と共に使用す
るものである。Ptは、WSi2層の真上または真下
に薄い層として沈着させ、あるいはWSi2層中に
組込むこともできる。白金界面層はスパツタリン
グまたは共蒸着によるWSi2フイルムと共に使用
できるが、より有利な技術はスパツタリング技術
を用いることである。白金界面層を使用すること
により、スパツタリングまたは共蒸着によるケイ
化タングステンの抵抗率は、典型的な場合にこれ
まで実現化された値よりも低くなる。この場合、
スパツタリングによるケイ化タングステンのより
低い抵抗率は、共蒸着によるケイ化タングステン
のそれにより匹敵するものとなるが、その上スパ
ツタリング処理でもたらされるより簡単な沈着制
御を実現する。その結果、このプロセスでは、従
来スパツタ沈着がWSi2の共蒸着の代用とみなさ
れていたときに生じていた、薄膜抵抗率が２―３
倍も増大するという不利が回避される。 本発明にもとづく方法は、ケイ化タングステン
層の真下または真上への白金の薄いフイルム層の
沈着、およびそれに続くケイ化タングステン中へ
の白金の拡散を伴つている。ケイ化タングステン
中への白金の拡散は、マイクロエレクトロニツク
回路の製造に含まれる後の高温アニーリング中に
起こる。良好な実施例では、白金層の厚さは、ケ
イ化タングステン層の厚さの約10％となるように
選ばれる。 その結果得られる、白金原子がその中に拡散さ
れたアニーリングによるケイ化タングステン・フ
イルムは、白金層を含まぬ同様に沈着されたアニ
ーリングによるフイルムよりも低い抵抗率を示し
た。白金層をケイ化タングステン層中に拡散させ
た後、フイルムをさらに酸化して二酸化ケイ素不
働態層を生成することができる。この技術は既知
のものであり、ケイ化タングステン層自体との使
用について記載されている。この方法を利用する
場合、共蒸着あるいはスパツタリングによるケイ
化タングステン・フイルムを使用することができ
る。しかしながら、スパツタリングによるフイル
ムの場合に最も大きな抵抗率の減少が実現され
た。これは、共蒸着されたフイルムと比較した場
合、スパツタしたフイルムのみの場合に報告され
ている幾分高い抵抗率と対照的である。 本発明によれば、白金の導電性増進層および適
当な基板上に沈着されたケイ化タングステン層を
備えた、半導体装置の接点用および導体用、なら
びにFET半導体装置のゲート用の新奇な構造が
定義される。多くの例では、基板は多結晶シリコ
ンの最上層を含んでいるが、基板を含むあるいは
基板上に沈着させた単一結晶シリコンまたはその
他の適当な材料を多結晶シリコン層の代りに用い
ることもできる。白金をWSi2に対する下層また
は上層として用いて、積層を逆転することができ
る。また白金とケイ化タングステンの多重交互層
を使用することもできる。 第１図には、ケイ化タングステン層を利用し
た、マイクロエレクトロニツク用の第１の典型的
構造を示してある。第１図では、多結晶シリコン
層３およびケイ化タングステン層４が基板１上に
沈着され、パターン付けされている。カバー層５
は、典型的な場合、沈着または熱成長させた二酸
化ケイ素であり、層３および４をカバーしてい
る。 第２図は、多結晶シリコンおよびケイ化タング
ステン層が電界効果形トランジスター（FET）
として働く応用を示したものである。この応用で
は、基板１は、薄い二酸化ケイ素層２を含んでお
り、次にその上に多結晶シリコン層３およびケイ
化タングステン層４を沈着させる。第１図の実施
例の場合と同様に、二酸化ケイ素５の絶縁層が層
３および４をカバーしている。第２図に示すよう
に、ゲート構造も多結晶シリコン層６および第２
のケイ化タングステン層７を含んでいる。これら
の２つの層は、二酸化ケイ素誘電層５によつて下
層３および４から電気絶縁されている。これらの
層は、第２の誘電層８によつて不働態化されてい
る。 次に、第３図には、本発明の第１の良好な実施
例が概略的切断面図として示してある。第３図
で、厚さが10―40nmの範囲の白金層９が、単一
結晶シリコンまたは多結晶シリコン層３からなる
あるいはそれで覆われた基板１上に沈着される。
白金層は、通常の蒸着またはスパツタリングの方
法で沈着させることができる。ケイ化タングステ
ン層４が、共蒸着またはスパツタリングによつて
典型的な場合では、100―500nmの厚さに沈着さ
れる。こうして得られる構造は、次にアニーリン
グを施すことができる。本発明にもとづけば、白
金層９の厚さは、ケイ化タングステン層４の厚さ
の約10％である。 第３図は、白金を下層とする実施例を記したも
のである。それとは対照的に、第４図は、ケイ化
タングステンと白金の沈着を逆にした逆状況を示
したものである。 第４図で、同一の基板層１および３は、第３図
の実施例と同じ適当な基板１を含むあるいはその
上に沈着された単一結晶シリコンまたは多結晶シ
リコン層３を含んでいる。しかしながら、第４図
では、ケイ化タングステン層４を基板層３上に直
接沈着させ、次に白金９の上層を沈着させてあ
る。厚さの比、すなわち白金層の厚さがケイ化タ
ングステン層の厚さの約10％であるという関係
は、第４図の実施例でもあてはまる。 次に、第５図には本発明の第３の良好な実施例
が示してあるが、この場合、ケイ化タングステン
層はより厚くすることが望ましい。第５図の実施
例では、第３図および第４図の場合と同一の基板
を使用しており、基板層３は、単一結晶シリコン
または多結晶シリコンを含んでいる。しかしなが
ら、第５図では、ケイ化タングステン４と白金９
の交互層を沈着させる。第５図はかかる３つの複
合層を示したものである。多重層の使用により、
白金原子のケイ化タングステン中への拡散を単一
の白金下層または上層の場合よりも迅速にするこ
とができる。この白金のより迅速な拡散により、
アニーリングの時間をそうでない場合よりもより
短くすることができる。交互層の沈着は、複数の
スパツタリング・ターゲツトを受容できる市販の
いくつかのスパツタリング・システムまたは多重
ソースを備えた蒸着システム中で容易に実現され
る。第５図には、３つの交互層すなわち合計で６
層の白金およびケイ化タングステン層を示してあ
るが、当然のことながらこの数は例示的なものに
すぎない。より多数のあるいはより少数の層を使
用することもできる。また、第５図では、白金下
層系を示してあるが、当然のことながら、第４図
の実施例と同じく、積層を逆にしてケイ化タング
ステンを基板層３の頂部に直接沈着させ、次に白
金層、ケイ化タングステンの第２層、白金の第２
層等々沈着させることもできる。すなわち、積層
構造を白金層とケイ化タングステン層のどちらか
ら始めてもよく、またどちらの層で終つてもよ
い。 第５図の実施例では、充分な数の層を積層した
後、800℃ないしそれ以上の温度で充分な長さの
時間アニーリングを行なう。その結果得られるフ
イルム構造を第６図に示すが、基板層１上に白金
を含むケイ化タングステンをもつ層１０が存在す
る。第６図に示すように、アニーリングのステツ
プの後には分離した白金層は存在しない。第６図
の構造は、第３図、第４図または第５図の実施例
を利用して調製した適正にアニールされたフイル
ムのオーガースパツター断面分析によつて確認で
きる。その結果得られる第６図に示した層１０を
次に、希望するように、例えば第１図および第２
図に示すようにケイ化タングステンのみの場合に
使用するのと同様の方法によつてパターン付けし
酸化することができる。例えば、熱的に成長させ
た二酸化ケイ素ではなくて第１図および第２図の
層５のような不働態層を沈着すべき場合には、白
金およびケイ化タングステンを沈着させる前の基
板の最上層を単一結晶シリコンにすべきか多結晶
シリコンにすべきかの拘束はもはや強制的ではな
い。 以下の例は、先行技術の共蒸着およびスパツタ
リング技術に対する本発明の優越性を示すもので
ある。 例 この一連の実験用の基板は、上に低圧化学蒸着
によつて600nmの多結晶シリコンが沈着された、
軽度にドープされたｎ―型（100）配向単一結晶
シリコン・ウエハであつた。これらの基板上に、
スパツタリングによつて20nmのPt層および400―
500nmのWSi2層を沈着させた。対照サンプルに
はPt層は省略した。 使用したスパツタ沈着システムは、rfダイオー
ド構成で稼働する、Materials Research
Corporation Model 822“sputtersphere”であつ
た。このスパツタリング・システムは、スパツタ
リングの位置中へ連続的に回転できる多重（最大
で４個まで）ターゲツトを収容している。Pt製
のものおよび熱圧縮WSi2粉末からなるものの、
直径８インチの円形平面ターゲツトを使用した。
400―500ワツトのターゲツト電力を10mTorrの
アルゴンガスのスパツタリング圧力で使用した。
スパツタリング室は、アルゴン・スパツタリング
雰囲気を入れる前に、1μTorr以下の圧力に減圧
した。これらの操作条件での典型的な沈着速度
は、Ptについては20nm／分、WSi2については
12nm／分であつた。次に様々な温度で非酸化性
雰囲気中で一時間アニールした後、共蒸着させた
WSi2、スパツタしたWSi2およびスパツタした
Pt／WSi2構造のシート抵抗を比較した。
【表】 上記の第表に示すように、スパツタした
Pt／WSi2構造は、スパツタしたWSi2単独の場合
よりも高い導電率の値（より低いシート抵抗）を
もつ。Pt／WSi2を用いて得られる値は、共蒸着
したWSi2を利用して実現された値に匹敵する。
Pt／WSi2構造を1000〜1100℃の範囲の温度でア
ニールする際に、表面温度が注目された。この表
面組織はより薄いPt層を使用することによつて
減らすことができる。サンプルに1000℃で下記の
酸化サイクルを受けさせることにより、Pt／
WSi2構造が熱的に酸化可能であるという証拠が
得られた。アルゴン雰囲気中に20分、続いて水蒸
気雰囲気中に15分、続いてアルゴン雰囲気中に戻
し、サンプルを炉の高温領域から取出す。かなり
良い酸化物の品質が得られた。 例 スパツタリングおよび共蒸着という匹敵する技
術を利用して、各種のアニーリング処理に続いて
共蒸着およびスパツタリングによつて調製したケ
イ化タングステンの抵抗率の値を比較する試験を
行なつた。基板は、例で述べたものと同じであ
つた。白金の下層または上層を利用して第３図お
よび第４図にもとづくフイルムを調製した。抵抗
の値をμΩ―cm単位で測定し、次表に示す。
【表】 上記の第表に示すように、非酸化性雰囲気中
で一時間アニールする間にケイ化タングステン層
中に拡散する白金を添加することによつて導電率
の改良が実施される。白金の下層または上層の使
用によつて、抵抗率の値はPtの積層なしにWSi2
の共蒸着によつて得られる値の範囲内となる。 例 Ptを上層ならびに下層として使用したWSi2の
薄いフイルム層と一緒に使用したPtの薄いフイ
ルムを直接比較する実験を行なつた。2nmのPtフ
イルムを上層として使用し、共蒸着ならびに共ス
パツタリングによるWSi2の薄いフイルムのアニ
ーリング後導電率の増加を決定した。使用した基
板は、実例について述べたものと同じであつ
た。共スパツタリングによるWSi2フイルムを平
面マグネトロン構成で合計rf出力cf1000ワツトで
10mTorrのアルゴン・ガスのスパツタリング圧
力で作動する第２のrfスパツタリング・システ
ム、Perkin−Elmer／Ultek Model 4400中で調
製した。このシステム上での電力分割特性によ
り、タングステン・ターゲツトおよびシリコン・
ターゲツトを選択可能なレベルで瞬間的に動力供
給して、共スパツタしたWSi2フイルム中で望み
の立体化学を実現することができる。アニーリン
グは、アルゴンまたは窒素または「形成ガス」
（窒素／水素混合物）の非酸化性雰囲気中で一時
間行なつた。結果を標準化してPt下層を使用し
た第表の実験で得られたデータと比較した。下
記の第表にデータをまとめて示す。この実験で
使用したWSi2フイルムは、大部分の場合例に
もとづいて行なつた試験で使用した、400〜
500nmのフイルムの厚さよりも薄かつた。比較の
ため、第表にそれに匹敵する厚さをもつすなわ
ち400nmのフイルムに適用される値に対して標準
化した、この例にもとづいて得られたシート抵抗
の値を示す。
【表】 第表で使用したように、共蒸着とは別個のソ
ースからＷおよびSiが望みの化学量をもつ沈着フ
イルムをもたらすように調節された蒸発濃度で同
時に蒸発することをいう。共スパツタリングと
は、別個のＷおよびSiスパツタリング・ターゲツ
トからのＷおよびSiの同時スパツタ沈着をいう。
各ターゲツトはそのスパツタ沈着速度によつて望
みの化学量をもつ沈着フイルムが生成されるよう
な適当なレベルに粉砕する。共スパツタリング
は、WSi2化合物の熱圧縮粉末を含む単一ターゲ
ツトからスパツタ沈着によつてフイルムを生成し
た例で使用したスパツタリング技術と比較す
る。 上記の例から、薄いPt層をスパツタされた
WSi2に対する上層または下層として使用するこ
とにより、共蒸着したWSi2フイルムにとつて充
分なアニーリング温度と同様の温度を用いて、ス
パツタされたWSi2層単独の場合に匹敵する高い
導電率の値が実現される。従つて、本発明は、
WSi2の共蒸着と共に使用した場合と匹敵するア
ニーリング温度を用いて、より複雑でないスパツ
タリング技術の使用を可能にするまたは処理する
際の材料の改良をもたらす。 当然のことながら、本発明の基本的範囲から外
れることなく変更および修正を加えることができ
る。例えば、Pt層をスパツタリングの代りに蒸
着によつて沈着させた場合にも、各例で示したも
のと同様の結果が実現されるはずである。 また、PtおよびWSi2を含むスパツタリング・
ターゲツトを使用することもできる。かかるター
ゲツトは、下記の方法のうちの何れかによつて調
製できる。(a)PtおよびWSi2粉末の混合物を熱圧
縮する。(b)PtSiおよびWSi2粉末の混合物を熱圧
縮する。あるいは、(c)Pt、ＷおよびSi粉末の混合
物を反応的に熱圧縮すること。別のやり方とし
て、Ptの条片、セグメントまたは全鋼をWSi2タ
ーゲツトの表面一帯に取付けてより均一になるよ
うにサンプルを回転させることができる。この技
術は、IBM Tech.Discl.Bull.20、1597（1977）お
よびIEEE Trans Magnet、MAG−14、941
（1978）に記述されている。セグメントの比また
は金属線の寸法を調節することにより、Ptと
WSi2の比を望みの組成に合わせることができる。 かかるターゲツトからのスパツタリングによ
り、各例で示したものと同様の結果、すなわち
Pt原子がWSi2層中に一体化された沈着フイルム
が生成するはずである。高い導電率を実現するに
は、なおアニーリングが必要となる。これは、ア
ニーリングがスパツタリングまたは共蒸着によつ
て、典型的な場合には無定形物質として沈着する
WSi2の結晶化および粒子成長を引起こすためで
ある。Pt原子はオーガー技術を使用した場合に
観察されるのと同じやり方でWSi2層中に組込ま
れるので、アニーリングを受ける積層Pt／WSi2
構造についてここで示される場合と同様にスパツ
タリングされたWSi2のアニーリング後導電率の
上昇が起こる。
【図面の簡単な説明】
第１図は、ケイ化タングステン層を使用したマ
イクロエレクトロニツク用の第１の半導体装置の
概略的断面図を示したものである。第２図は、ケ
イ化タングステン層を使用した第２の半導体構造
の切断断面図である。第３図は、白金の下層を使
用した本発明の第１の実施例を示したものであ
る。第４図は、白金の上層を使用した本発明の第
２の実施例を示したものである。第５図は、全て
良好な白金およびケイ化タングステンの層を使用
した、本発明の第３の実施例を示したものであ
る。第６図は、アニーリング後の第５図の実施例
を示したものである。 １……基板、３……多結晶シリコン層、４……
ケイ化タングステン層、５……二酸化ケイ素層、
９……白金層、１０……白金を含むケイ化タング
ステン層。

Claims (1)

    【特許請求の範囲】
  1. １ 基板に白金層を予じめ沈着させ又はさせずし
    てその上にケイ化タングステン層を沈着させ、上
    記ケイ化タングステン層上に白金層を沈着させ、
    アニーリングによつて上記白金の原子を上記ケイ
    化タングステン層中に拡散させることを特徴とす
    る、高導電性のケイ化タングステン層を含む半導
    体装置の製造方法。
JP56137913A 1980-12-08 1981-09-03 Method of producing semiconductor device containing tungsten silicide layer Granted JPS5797651A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/214,170 US4322453A (en) 1980-12-08 1980-12-08 Conductivity WSi2 (tungsten silicide) films by Pt preanneal layering

Publications (2)

Publication Number Publication Date
JPS5797651A JPS5797651A (en) 1982-06-17
JPS634703B2 true JPS634703B2 (ja) 1988-01-30

Family

ID=22798043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56137913A Granted JPS5797651A (en) 1980-12-08 1981-09-03 Method of producing semiconductor device containing tungsten silicide layer

Country Status (4)

Country Link
US (1) US4322453A (ja)
EP (1) EP0053712B1 (ja)
JP (1) JPS5797651A (ja)
DE (1) DE3166074D1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4424101A (en) 1980-11-06 1984-01-03 The Perkin-Elmer Corp. Method of depositing doped refractory metal silicides using DC magnetron/RF diode mode co-sputtering techniques
US4349408A (en) * 1981-03-26 1982-09-14 Rca Corporation Method of depositing a refractory metal on a semiconductor substrate
US4700215A (en) * 1981-11-19 1987-10-13 Texas Instruments Incorporated Polycide electrodes for integrated circuits
US4816425A (en) * 1981-11-19 1989-03-28 Texas Instruments Incorporated Polycide process for integrated circuits
GB2114809B (en) * 1982-02-04 1986-02-05 Standard Telephones Cables Ltd Metallic silicide production
JPS59110179A (ja) * 1982-12-16 1984-06-26 Hitachi Ltd 半導体装置およびその製造法
JPS59154040A (ja) * 1983-02-22 1984-09-03 Toshiba Corp 半導体装置の製造方法
US4529619A (en) * 1984-07-16 1985-07-16 Xerox Corporation Ohmic contacts for hydrogenated amorphous silicon
US4526665A (en) * 1984-08-20 1985-07-02 Gould Inc. Method of depositing fully reacted titanium disilicide thin films
US4751198A (en) * 1985-09-11 1988-06-14 Texas Instruments Incorporated Process for making contacts and interconnections using direct-reacted silicide
US4737474A (en) * 1986-11-17 1988-04-12 Spectrum Cvd, Inc. Silicide to silicon bonding process
GB8629409D0 (en) * 1986-12-09 1987-01-21 Evans B L Multilayered structures
JPS6489470A (en) * 1987-09-30 1989-04-03 Mitsubishi Electric Corp Manufacture of semiconductor device
EP0388565B1 (en) * 1988-02-11 1996-06-05 STMicroelectronics, Inc. Refractory metal silicide cap for protecting multi-layer polycide structure
US5130172A (en) * 1988-10-21 1992-07-14 The Regents Of The University Of California Low temperature organometallic deposition of metals
US4992152A (en) * 1989-04-20 1991-02-12 Eastman Kodak Company Reducing hillocking in aluminum layers formed on substrates
AT399419B (de) * 1989-09-21 1995-05-26 Int Rectifier Corp Verfahren zur einführung von platinatomen in eine siliziumscheibe zur verringerung der minoritätsträger-lebensdauer
US4925812A (en) * 1989-09-21 1990-05-15 International Rectifier Corporation Platinum diffusion process
US5093274A (en) * 1990-02-02 1992-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacture thereof
JPH05206394A (ja) * 1992-01-24 1993-08-13 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
JP2677168B2 (ja) * 1993-09-17 1997-11-17 日本電気株式会社 半導体装置の製造方法
US5624869A (en) * 1994-04-13 1997-04-29 International Business Machines Corporation Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen
US5849629A (en) * 1995-10-31 1998-12-15 International Business Machines Corporation Method of forming a low stress polycide conductors on a semiconductor chip
US6187617B1 (en) 1999-07-29 2001-02-13 International Business Machines Corporation Semiconductor structure having heterogeneous silicide regions and method for forming same
US6351578B1 (en) * 1999-08-06 2002-02-26 Gemfire Corporation Thermo-optic switch having fast rise-time
US6294435B1 (en) 1999-10-08 2001-09-25 Vanguard International Semiconductor Corporation Method of reducing word line resistance and contact resistance
DE102004039967B4 (de) * 2004-08-18 2006-10-12 Gkn Driveline International Gmbh Verfahren zum Rückwärtsfließpressen von Innenprofilen
US7749877B2 (en) * 2006-03-07 2010-07-06 Siliconix Technology C. V. Process for forming Schottky rectifier with PtNi silicide Schottky barrier
CN118518641B (zh) * 2024-07-22 2024-11-22 中国计量大学 一种基于表面等离子体共振的Pt-WO3薄膜氢气传感器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB989469A (en) * 1962-02-15 1965-04-22 Gen Electric Formation of corrosion resistant silicide coatings on metal compositions
DE1521529C3 (de) * 1965-06-15 1974-11-28 Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm Verfahren zur Herstellung von feinen Strukturen auf einem Substrat
US3614547A (en) * 1970-03-16 1971-10-19 Gen Electric Tungsten barrier electrical connection
CA1004964A (en) * 1972-05-30 1977-02-08 Union Carbide Corporation Corrosion resistant coatings and process for making the same
GB1583835A (en) * 1977-03-28 1981-02-04 Avco Everett Res Lab Inc Metal surface modification
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4218291A (en) * 1978-02-28 1980-08-19 Vlsi Technology Research Association Process for forming metal and metal silicide films
US4191565A (en) * 1978-06-15 1980-03-04 Eutectic Corporation Flame spray powder mix
SU737498A1 (ru) * 1978-11-10 1980-06-02 Белорусский Ордена Трудового Красного Знамени Политехнический Институт Состав дл вольфрамосилицировани стальных изделий

Also Published As

Publication number Publication date
JPS5797651A (en) 1982-06-17
EP0053712A1 (en) 1982-06-16
DE3166074D1 (en) 1984-10-18
US4322453A (en) 1982-03-30
EP0053712B1 (en) 1984-09-12

Similar Documents

Publication Publication Date Title
JPS634703B2 (ja)
JP3132750B2 (ja) 多層構造、半導体構造、半導体デバイスのコンデンサ、シリコン構造の酸化を防ぐ方法、及び、ドーパントの拡散を防ぐ方法
US5231306A (en) Titanium/aluminum/nitrogen material for semiconductor devices
US4180596A (en) Method for providing a metal silicide layer on a substrate
Wittmer et al. Applications of TiN thin films in silicon device technology
US6362086B2 (en) Forming a conductive structure in a semiconductor device
US5622608A (en) Process of making oxidation resistant high conductivity copper layers
US4141020A (en) Intermetallic aluminum-transition metal compound Schottky contact
JPS5830162A (ja) 電極の形成方法
Kolawa et al. Amorphous Ta-Si-N diffusion barriers in Si/Al and Si/Cu metallizations
US4445134A (en) Conductivity WSi2 films by Pt preanneal layering
US4310568A (en) Method of fabricating improved Schottky barrier contacts
US6218295B1 (en) Semiconductor structure with a titanium aluminum nitride layer and method for fabricating the same
KR950003233B1 (ko) 이중층 실리사이드 구조를 갖는 반도체 장치 및 그 제조방법
US4526665A (en) Method of depositing fully reacted titanium disilicide thin films
US4954852A (en) Sputtered metallic silicide gate for GaAs integrated circuits
US6781179B2 (en) Semiconductor device having a capacitor comprising an electrode with an iridium oxide film as an oxygen barrier film
US6860975B2 (en) Barrier layer and method of depositing a barrier layer
EP0100454B1 (en) Semiconductor device having a conductive layer consisting of a high-melting point metal silicide and a method for manufacturing such a semiconductor device
WO2000022659A1 (en) Method of forming cobalt-disilicide contacts using a cobalt-carbon alloy thin film
So et al. Properties of reactively sputtered Mo1− x O x films
JP2542617B2 (ja) 半導体装置の製造方法
JPH0654807B2 (ja) 水素化アモルファスシリコンのためのオーミックコンタクトの形成方法
JP3361016B2 (ja) 超電導部材及びその製造方法
JP3288010B2 (ja) 半導体素子の金属配線形成方法