JPS6347331B2 - - Google Patents

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Publication number
JPS6347331B2
JPS6347331B2 JP58082507A JP8250783A JPS6347331B2 JP S6347331 B2 JPS6347331 B2 JP S6347331B2 JP 58082507 A JP58082507 A JP 58082507A JP 8250783 A JP8250783 A JP 8250783A JP S6347331 B2 JPS6347331 B2 JP S6347331B2
Authority
JP
Japan
Prior art keywords
single crystal
alignment mark
alignment
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58082507A
Other languages
English (en)
Other versions
JPS59208722A (ja
Inventor
Hisashi Mizuide
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP58082507A priority Critical patent/JPS59208722A/ja
Publication of JPS59208722A publication Critical patent/JPS59208722A/ja
Publication of JPS6347331B2 publication Critical patent/JPS6347331B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass

Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Element Separation (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】 (技術分野) この発明は、誘電体分離ウエハの単結晶島上に
精度よく素子を形成するための半導体集積回路装
置用合せマークに関する。
(従来技術) 従来の誘電体分離形集積回路装置では、通常研
摩したウエハの表面即ち、誘電体分離ウエハの単
結晶島上には基準となる拡散用の位置合せマーク
が刻まれていないため、第1層目の拡散層を形成
するための位置合せ精度は非常に悪く歩留り低下
要因の一つとなつていた。
たとえば、グリツドラインを目標にして位置合
せをするにしても、誘電体分離ウエハは研摩量が
ウエハ内で5〜10μm近くもバラツクこともあ
り、表面に表われるグリツドライン巾は一定でな
く大かれ少なかれ、バラツキがあるものであり、
位置合せの基準とはなり得ない場合が多かつた。
このような欠点を改良する試みとして、研摩バ
ラツキを考慮して複数個の形状の異なる基準パタ
ーンを埋めこんでおく、特開昭55−158633のよう
な工夫もあるが、この方法では基準パターン形成
のため、余分なスペースを必要とするとか他の島
の形状をそこねることなく深さの異なる複数個の
溝を同時に精度よく実現するのが実際には困難で
あるなどの問題が多かつた。
(発明の目的) この発明は、上記従来の欠点を除去するために
なされたもので、誘電体分離ウエハの単結晶島の
所定の位置に精度よく素子を形成できる半導体集
積回路装置用合せマークを提供することを目的と
するものである。
(発明の構成) この発明の半導体集積回路装置用合せマーク
は、先端部分にストライプ状の複数の羽根を有す
る「+」字形合せマークを該複数の羽根のいずれ
かが誘電体分離壁に囲まれた単結晶島の分離壁を
またぐようにしたものである。
(実施例) 以下、この発明の半導体集積回路装置用合せマ
ークの実施例について図面に基づき説明する。第
1図はその一実施例に適用される誘電体分離ウエ
ハの製造工程中の一断面図である。
この第1図の形状に至る迄には、まず面方位
(100)の単結晶シリコン1の一方の主表面に絶縁
膜(図示せず)を形成し、これをマスクとしてこ
の一方の主表面側に分離溝2を形成する。
分離溝2の形成のためのエツチング液として、
たとえば、KOH−イソプロピルアルコール−水
の混合液を用いると、エツチング速度が最も遅い
(111)面で囲まれたV字型断面の分離溝2が形成
される。
分離溝2を形成した後、マスクに用いた絶縁膜
を除去し、絶縁分離用のSiO2膜3に新たに形成
する。
その後、支持体となる多結晶シリコン4をシリ
コン単結晶1の一方の主表面側に気相化学反応法
によりシリコン単結晶1とほぼ同じ厚さに成長さ
せる。ここ迄の工程で第1図に示す形状の断面図
になる。
次に、単結晶シリコン1をその裏面からV字型
溝2の先端に達するまで(点線Aで示す部分ま
で)研摩除去し、第2図(誘電体分離ウエハ完成
後の平面図)に示すような誘電体分離された単結
晶島5a,5b,5c…5nを形成する。
次に、単結晶島にコレクタ領域、ベース領域、
エミツタ領域などの拡散を行い、トランジスタな
どの素子を形成する。その素子形成のための最初
の拡散パターンの位置合せに当つて、誘電体分離
ウエハでそれぞれに分離された単結晶島5a〜5
nの一つを基準パターン用単結晶島として選定
(ここでは島5bを選定)し、この単結晶島5b
を画する辺、つまり、絶縁分離用のSiO2膜3に
第3図に示すような拡散領域を形成するための基
準パターンとしてのストライプ状の複数の羽根6
a,6b,6cを持つた十字型合せマーク6を単
結晶島5bの中心にくるように合わせる。
ここで、十字型合せマーク6は羽根6a,6
b,6cにいずれかが単結晶島5bの表面に露出
したSiO2膜3をまたぐ程度の大きさであり、羽
根6a,6b,6cとSiO2膜3の位置関係によ
り正確な位置合せをするものである。第2図にお
けるSiO2膜3および多結晶シリコン4部分の巾
は、研摩工程を経て形成されるため、大かれ、少
なかれバラツキがある。第4図に示されるように
単結晶島5bが研摩工程でのバラツキにより大き
いとき即ち、SiO2膜3および多結晶シリコン4
部分の巾が狭いときは外側の羽根6aまたは中央
の羽根6bで位置合せをし、逆に第5図に示され
るように、単結晶島5bの寸法が小さくなつたと
き即ち、SiO2膜3および多結晶シリコン4部分
の巾が広いときは内側の羽根6cで位置合せをす
るものである。
また、各羽根を連絡している十字パターンは合
せマークとして全体パターンからより早く見つけ
やすくなるのである方が好ましい。
以上説明したように、第1の実施例では羽根つ
き合せマークを誘電体分離されて表面に露出した
単結晶島に精度よく合わせることが容易であるた
め、素子形成のための拡散パターンを単結晶島に
精度よく合わせることができる。
したがつて、研摩工程による表面に露出した単
結晶島のバラツキがあつても、第4,5図に示す
ように位置決めすれば、精度よく単結晶島へ素子
形成のための拡散パターンを位置合せすることが
できる。
さらに、特定の基準パターンを作成するために
必要な広い分離領域を形成する必要もなく、チツ
プサイズの縮少もできる利点がある。
さらに、第1の実施例では、誘電体分離(完全
絶縁物分離)形集積回路について説明したが、た
とえば、一般にポリプレーナ形と称される集積回
路についても、ウエハ研摩工程を中間工程として
有するので、この発明が適用できる。
また、第3図で示した合せマーク6はX、Yお
よびZ方向のズレに対する基準パターンとして機
能すればよいのであるから、四角形のみだけでな
く、たとえば三角形の各辺の一部、あるいは円の
各円周の一部を残したものに限らず、この発明の
精神を逸脱しない範囲であればどのような形状で
もよいことを理解すべきである。
(発明の効果) 以上のように、この発明の半導体集積回路装置
用合せマークによれば、羽根つき十字型合せマー
クを素子の拡散層形成のための基準パターンとし
て用意して誘電体分離ウエハの単結晶島の誘電体
分離壁をまたぐように形成して位置合せに使用す
るようにしたので、誘電体分離ウエハに特有な研
摩工程バラツキがあつても、単結晶島上の所定の
場所に素子を精度よく形成できるものである。
【図面の簡単な説明】
第1図はこの発明の半導体集積回路装置用合せ
マークに適用される誘電体分離ウエハの半成品の
断面図、第2図は誘電体分離ウエハの完成後の平
面図、第3図はこの発明の半導体集積回路装置用
合せマークの一実施例を示す平面図、第4図およ
び第5図は第3図の半導体集積回路装置用合せマ
ークによる位置合せ状態を示す平面図である。 1……単結晶シリコン、2……分離溝、3……
SiO2膜、4……単結晶シリコン、5a〜5n…
…単結晶島、6……十字型合せマーク、6a〜6
c……羽根。

Claims (1)

  1. 【特許請求の範囲】 1 誘電体分離壁に囲まれた単結晶島に素子を形
    成する工程に用いる合せマークにおいて、 先端にストライプ状の複数の羽根を有する十字
    形合せマークの該複数の羽根のいずれかが、前記
    単結晶島の前記誘電体分離壁をまたぐように形成
    したことを特徴とする半導体集積回路装置用合せ
    マーク。
JP58082507A 1983-05-13 1983-05-13 半導体集積回路装置用合せマ−ク Granted JPS59208722A (ja)

Priority Applications (1)

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JP58082507A JPS59208722A (ja) 1983-05-13 1983-05-13 半導体集積回路装置用合せマ−ク

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JP58082507A JPS59208722A (ja) 1983-05-13 1983-05-13 半導体集積回路装置用合せマ−ク

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Publication Number Publication Date
JPS59208722A JPS59208722A (ja) 1984-11-27
JPS6347331B2 true JPS6347331B2 (ja) 1988-09-21

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ID=13776417

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JP58082507A Granted JPS59208722A (ja) 1983-05-13 1983-05-13 半導体集積回路装置用合せマ−ク

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6077421A (ja) * 1983-10-05 1985-05-02 Fujitsu Ltd 位置合わせ方法
JPS60160122A (ja) * 1984-01-30 1985-08-21 Rohm Co Ltd サーマルプリントヘッドの製造方法
JP2751214B2 (ja) * 1988-06-24 1998-05-18 ソニー株式会社 半導体基板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50153862U (ja) * 1974-06-07 1975-12-20

Also Published As

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JPS59208722A (ja) 1984-11-27

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