JPS6347925A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6347925A
JPS6347925A JP61191706A JP19170686A JPS6347925A JP S6347925 A JPS6347925 A JP S6347925A JP 61191706 A JP61191706 A JP 61191706A JP 19170686 A JP19170686 A JP 19170686A JP S6347925 A JPS6347925 A JP S6347925A
Authority
JP
Japan
Prior art keywords
pattern
chip
wafer
photomask
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61191706A
Other languages
English (en)
Inventor
Akira Watanabe
明 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP61191706A priority Critical patent/JPS6347925A/ja
Publication of JPS6347925A publication Critical patent/JPS6347925A/ja
Pending legal-status Critical Current

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Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野〕 本発明は半導体装置の製造方法に関し特にそのウェハプ
ロセスにおいて、フォトレジストパターンを形成した後
、該形成位置が適切でな【ブればフォトレジストパター
ンを形成し直すことによりチップパターンの形成位置を
適切にするために、上記形成位置が適切がどうかの確認
を容易にするための方法に関する。
〔従来の技術〕
チップパターンの形成位置は、ウェハに対するフォトマ
スクの位置によって決まる。第2図に、フォトマスクが
ウェハに対して正しく整列されたときにできるウェハ上
のチップパターンの配列が示されている。図示のように
、ウェハ10の周辺部、即ち外周11から一定の距離の
部分12にはチップパターン13は形成されない。これ
は、ウェハの外周部では膜付けが均一にできない等プロ
セス中の諸要因により、欠陥のないチップ(良品)を形
成することができないからでおる。そこで、チップパタ
ーンの配列設計に必たっては、すべてのチップパターン
が上記外周部12より内側の部分即ち、有効エリア内に
形成されるようになされる。
〔発明が解決しようとする問題点〕
しかるに、ウェハに対して、マスクがずれると、チップ
パターンの一部が有効エリア外にはみ出し、有効エリア
外に形成されたチップは不良となる。
従来、上記のようなマスクのずれによるチップパターン
の有効エリアからのはみ出しを適切に検知することがで
きず、チップの歩留りが悪いというう問題があった。
本発明の目的はチップの歩留りを高めることができる半
導体装置の製造方法を提供することにある。
(問題点を解決するための手段〕 本発明の製造方法においては、フォトレジストパターン
の形成に際し、チップパターンのほかにチップパターン
の周囲に有効確認マークを形成するためのマスクパター
ンを有するフォトマスクを用いて露光を行なうことを特
徴とする。
(作用) こうすることにより、フ、tl〜マスクが正しく整列さ
れている場合には、すべての有効確認マークがウェハ上
に形成され、一方、フォトマスクがずれている場合には
有効確認マークの一部がウェハ外に投影される結果ウェ
ハ上には形成されないことどなる。従って有効確認マー
クの有無を顕微鏡等で判定することにより、チップパタ
ーンの有効エリア外へのはみ出しの有無を判定すること
ができる。有効エリア外へのはみ出しがあると判定され
たときは、いったんフォトレジストパターンを除去して
、フォトマスクのずれをなくし、再度フォトレジストパ
ターンを形成することができ、必要に応じて上記の操作
をくり返すことにより、チップパターンのはみ出しをな
くした上でウェハプロセスを進めることができる。
言い換えると、フォトレジストパターンの形成後に、有
効確認マークによってチップパターンの配列精度を評価
し、評価結果に応じて、再処理を行ないおるいは次工程
に進むこととしている。これによって、最終的に不良品
となるチップを減らすことができ、歩留まりを高めるこ
とができる。
〔実施例〕
上記のにうに本発明は、フォトレジストパターンを形成
するに当り、チップパターンのほかに、チップパターン
の周囲に有効確認マークを形成するだめのマスクパター
ンを備えたフォトマスクを用いて露光を行なうものであ
る。一実施例では、上記有効確認マークを形成するため
のマスクパターンを備えたフォトマスクを用いての露光
は最初のフォトレジストパターンの形成の際に行なわれ
、上記の有効確認マークは、チップパターンの周囲に4
つ設けられ、互いに等距離をおいて配置されている。
また、フォトマスクがウェハに正しく整列された場合、
有効確認マークからウェハの外周までの距離が、チップ
パターンの外周から有効エリアの外周までの距離に略一
致するようになっている。
第1図は最初のフォトレジストパターンの形成後のウェ
ハを示している。このうち、同図(a)はフ7tt〜マ
スクがウェハに対し正しく整列された場合を示し、同図
(b)はフォトマスクがウェハに対してずれていた(投
影パターンがウェハの、図面上、左上方向にずれていた
〉場合を示している。
第1図(a)の場合には、4つの有効確認マーク15が
すべてウェハ10上に形成されてあり、顕微鏡で観察す
ると、4つの有効6′■2マーク15がすべて観測でき
る。従って、フォトマスクがウェハ10に対して正しく
整列されており、チップパターン13がすべて有効エリ
ア14内に位置していると判定することができる。
一方、第1図(b)の場合には、左上に位置するはずの
有効確認マークが存在せず(露光に際し、15′ の位
置に投影された)、従って顕微鏡で観察すると、有効確
認マークが3つしか観測できず、左上のものが観測でき
ない。このことから、フォトマスクが左上にずれており
、チップパターンの一部(左上の部分)が有効エリアか
らはみ出していると判定することができる。
チップパターンがすべて有効エリア内におると判定され
たとぎは、次工程に進み一方チツブパターンのはみ出し
があると判定されたときは、フォトレジストパターンを
はがしてフォトレジス1〜を全面に塗布し、フォトマス
クのずれをなりシ(ずれの方内と逆方向に動か′g>再
度露光を行なってフォトレジストパターンを形成する。
即ち再処理を行なう。再処理の結果上記と同様有効確認
マークの観察によってチップパターンのはみ出しがなく
なったと判定されれば、次工程に進み、再びはみ出しが
おると判定されれば、再処理をくり返す。
第3図(a)および(b)は有効確認マークのパターン
の例を示す。同図(a>のマーク21のように単純な四
辺形でおってもよく、同図(b)のマーク22のように
複雑な形状とし、観察の際目立つようにしてもよい。
〔発明の効果〕
以上のように本発明によれば、チップパターンのほかに
有効確認マークを形成するためのマスクパターンを有す
るフォトマスクを用いてフォトレジストパターンを形成
することとしたので、チップパターンの有効エリアから
のはみ出しを検知することができ、再処理によって該は
み出しをなくし、チップの歩留まりを向上させることが
できる。
【図面の簡単な説明】
第1図(a>および(b)は本発明の製造方法における
最初のフォト−ジス1〜パターンの形成後のウェハを示
す概略平面図、第2図は従来の製造方法にあけるウェハ
上のチップパターンの配列を示す図、第3図(a)およ
び(b)は有効確837−タの例を示す図である。 10・・・ウェハ、11・・・外周、13・・・チップ
パターン、14・・・有効エリア、15.15’ 、2
1゜22・・・有効確認マーク。 13:子ツプバターシ 14:有々カニリア /り;有交力、ケ配官忍マーク チップパターンおよび°7有効確言2マーフ2゛形成さ
淑たつ玉へ躬f固(α) /2; ダトI弯畜さ だ:+ツ7°、′でターン f4;イ1交カニリア ウェハ上の子ツアノ寸ターン 釡2図

Claims (1)

    【特許請求の範囲】
  1.  半導体ウェハ上にフォトレジストパターンを形成する
    に際し、チップパターンのほかにチップパターンの周囲
    に有効確認マークを形成するためのマスクパターンを有
    するフォトマスクを用いて露光を行なうことを特徴とす
    る半導体装置の製造方法。
JP61191706A 1986-08-18 1986-08-18 半導体装置の製造方法 Pending JPS6347925A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61191706A JPS6347925A (ja) 1986-08-18 1986-08-18 半導体装置の製造方法

Applications Claiming Priority (1)

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JP61191706A JPS6347925A (ja) 1986-08-18 1986-08-18 半導体装置の製造方法

Publications (1)

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JPS6347925A true JPS6347925A (ja) 1988-02-29

Family

ID=16279122

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Application Number Title Priority Date Filing Date
JP61191706A Pending JPS6347925A (ja) 1986-08-18 1986-08-18 半導体装置の製造方法

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JP (1) JPS6347925A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562223B1 (ko) * 1997-09-25 2006-06-13 지멘스 악티엔게젤샤프트 반도체칩제조방법

Cited By (1)

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KR100562223B1 (ko) * 1997-09-25 2006-06-13 지멘스 악티엔게젤샤프트 반도체칩제조방법

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