JPS6235101B2 - - Google Patents
Info
- Publication number
- JPS6235101B2 JPS6235101B2 JP56140614A JP14061481A JPS6235101B2 JP S6235101 B2 JPS6235101 B2 JP S6235101B2 JP 56140614 A JP56140614 A JP 56140614A JP 14061481 A JP14061481 A JP 14061481A JP S6235101 B2 JPS6235101 B2 JP S6235101B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- resist
- mask
- film
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】
この発明は微細パターンを有する半導体集積回
路装置（IC）などの半導体チツプ（以下「チツ
プ」と呼ぶ）を製造する際のパターン転写に用い
るパターンマスクを作製する方法に関するもので
ある。
路装置（IC）などの半導体チツプ（以下「チツ
プ」と呼ぶ）を製造する際のパターン転写に用い
るパターンマスクを作製する方法に関するもので
ある。
以下、ICチツプを製造する際に用いるパター
ンマスクを例にとり説明する。
ンマスクを例にとり説明する。
ICチツプの製造歩留りを向上させるために
は、ICチツプのパターンの欠陥を低減させるこ
とが必要である。特に、ICチツプを製造する際
のパターン転写に用いるパターンマスクのパター
ンの欠陥は、ICチツプを形成するすべての半導
体ウエーハ（以下「ウエーハ」と呼ぶ）に転写さ
れるので、このパターンマスクのパターンの欠陥
を低減させることは、ICチツプの製造歩留りの
向上に大きな効果がある。
は、ICチツプのパターンの欠陥を低減させるこ
とが必要である。特に、ICチツプを製造する際
のパターン転写に用いるパターンマスクのパター
ンの欠陥は、ICチツプを形成するすべての半導
体ウエーハ（以下「ウエーハ」と呼ぶ）に転写さ
れるので、このパターンマスクのパターンの欠陥
を低減させることは、ICチツプの製造歩留りの
向上に大きな効果がある。
パターンマスクには、ICチツプのパターンと
同一のパターン（以下「原寸パターン」と呼ぶ）
を有しウエーハにこの原寸パターンを露光してパ
ターン転写を行う原寸パターンマスクと、原寸パ
ターンの５〜10倍の拡大パターンを有しウエーハ
にこの拡大パターンを縮小露光してパターン転写
を行う拡大パターンマスク（以下「レテイクル」
と呼ぶ）とがある。
同一のパターン（以下「原寸パターン」と呼ぶ）
を有しウエーハにこの原寸パターンを露光してパ
ターン転写を行う原寸パターンマスクと、原寸パ
ターンの５〜10倍の拡大パターンを有しウエーハ
にこの拡大パターンを縮小露光してパターン転写
を行う拡大パターンマスク（以下「レテイクル」
と呼ぶ）とがある。
最近、複数個のICチツプの拡大パターンが行
方向および列方向にそれぞれ互いに順次隣接して
電子線で描画して作製されたレテイクルを用い、
このレテイクルの拡大パターンを原寸パターンに
縮小し、この原寸パターンをウエーハに、このウ
エーハを上記行方向および上記列方向に移動させ
ながら、露光して、高解像度のパターン転写を行
う方法が用いられるようになつている。しかし、
この場合においても、レテイクルの拡大パターン
は、無欠陥である必要がある。
方向および列方向にそれぞれ互いに順次隣接して
電子線で描画して作製されたレテイクルを用い、
このレテイクルの拡大パターンを原寸パターンに
縮小し、この原寸パターンをウエーハに、このウ
エーハを上記行方向および上記列方向に移動させ
ながら、露光して、高解像度のパターン転写を行
う方法が用いられるようになつている。しかし、
この場合においても、レテイクルの拡大パターン
は、無欠陥である必要がある。
次に、電子線描画方法を用いた従来のレテイク
ルの作製方法の一例をその主要段階の状態を示す
第１図ないし第３図について説明する。
ルの作製方法の一例をその主要段階の状態を示す
第１図ないし第３図について説明する。
まず、第１段階として、第１図Ａに示す平面図
および第１図Ｂに示す第１図ＡのＢ−Ｂ線で
の断面図のように、ガラスなどの透明な板状体か
らなるマスク基板１の主面上にクロム被膜などの
マスク被膜２を形成し、次いで、このマスク被膜
２の表面上に電子線用レジスト膜３を成膜したの
ち、この電子線用レジスト膜３にベーキング処理
を施す。
および第１図Ｂに示す第１図ＡのＢ−Ｂ線で
の断面図のように、ガラスなどの透明な板状体か
らなるマスク基板１の主面上にクロム被膜などの
マスク被膜２を形成し、次いで、このマスク被膜
２の表面上に電子線用レジスト膜３を成膜したの
ち、この電子線用レジスト膜３にベーキング処理
を施す。
次に、第２段階として、第２図Ａに示す平面図
および第２図Ｂに示す第２図ＡのＢ−Ｂ線で
の断面図のように、マスク被膜２および電子線用
レジスト膜３が主面上に順次形成されたマスク基
板１を電子線描画装置（図示せず）の試料台上に
載置し、コンピユータで制御された電子線を用い
て、電子線用レジスト膜３の表面部に互いに隣接
した２行２列の４個のICチツプ形成用の拡大チ
ツプパターンを描画し露光するとともに、電子線
用レジスト膜３の表面の相対向する辺に沿う端縁
中央部にそれぞれレテイクル使用時に用いるアラ
イメント用のフイデユーシヤルマークを描画し露
光する。次いで、この描画露光された電子線用レ
ジスト膜３に現像処理を施して、この電子線用レ
ジスト膜３の未露光部分をマスク被膜２の表面上
から除去し、この電子線用レジスト膜３の露光部
分である拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをマスク被
膜２の表面上に残し、ベーキング処理を行う。
および第２図Ｂに示す第２図ＡのＢ−Ｂ線で
の断面図のように、マスク被膜２および電子線用
レジスト膜３が主面上に順次形成されたマスク基
板１を電子線描画装置（図示せず）の試料台上に
載置し、コンピユータで制御された電子線を用い
て、電子線用レジスト膜３の表面部に互いに隣接
した２行２列の４個のICチツプ形成用の拡大チ
ツプパターンを描画し露光するとともに、電子線
用レジスト膜３の表面の相対向する辺に沿う端縁
中央部にそれぞれレテイクル使用時に用いるアラ
イメント用のフイデユーシヤルマークを描画し露
光する。次いで、この描画露光された電子線用レ
ジスト膜３に現像処理を施して、この電子線用レ
ジスト膜３の未露光部分をマスク被膜２の表面上
から除去し、この電子線用レジスト膜３の露光部
分である拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをマスク被
膜２の表面上に残し、ベーキング処理を行う。
次に、第３段階として、第３図の平面図に示す
ように、拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをエツチン
グマスクに用いた選択エツチング処理をマスク被
膜２に施して、拡大チツプレジストパターン３ａ
およびフイデユーシヤルレジストマーク３ｂで覆
うわれていないマスク被膜２の部分をマスク基板
１の表面上から除去し、拡大チツプレジストパタ
ーン３ａおよびフイデユーシヤルレジストマーク
３ｂの直下のマスク基板１の表面上の部分にそれ
ぞれ拡大チツプレジストパターン３ａに対応する
拡大チツプパターン形成用マスク被膜２ａおよび
フイデユーシヤルレジストマーク３ｂに対応する
フイデユーシヤルマーク形成用マスク被膜２ｂを
残す。次いで、これらのマスク被膜２ａおよび２
ｂの各表面上から拡大チツプレジストパターン３
ａおよびフイデユーシヤルレジストマーク３ｂを
除去すると、この従来例の方法によるレテイクル
が得られる。
ように、拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをエツチン
グマスクに用いた選択エツチング処理をマスク被
膜２に施して、拡大チツプレジストパターン３ａ
およびフイデユーシヤルレジストマーク３ｂで覆
うわれていないマスク被膜２の部分をマスク基板
１の表面上から除去し、拡大チツプレジストパタ
ーン３ａおよびフイデユーシヤルレジストマーク
３ｂの直下のマスク基板１の表面上の部分にそれ
ぞれ拡大チツプレジストパターン３ａに対応する
拡大チツプパターン形成用マスク被膜２ａおよび
フイデユーシヤルレジストマーク３ｂに対応する
フイデユーシヤルマーク形成用マスク被膜２ｂを
残す。次いで、これらのマスク被膜２ａおよび２
ｂの各表面上から拡大チツプレジストパターン３
ａおよびフイデユーシヤルレジストマーク３ｂを
除去すると、この従来例の方法によるレテイクル
が得られる。
ところで、この従来例の方法では、第２図に示
した第２段階において、現在の最高の技術を用い
ても、例えば約10cm角の大きさのマスク基板１の
主面上に形成されたマスク被膜２の表面上の拡大
チツプレジストパターン３ａには数個のピンホー
ルができるので、このピンホールによつて、第３
図に示した第３段階において、マスク基板１の表
面上に欠陥のある拡大チツプパターン形成用マス
ク被膜２ａが形成されるから、無欠陥パターンの
レテイクルを作製することができなかつた。従つ
て、無欠陥パターンのレテイクルを作製するため
には、第３図に示した第３段階終了後において、
マスク被膜２ａのピンホールによる欠陥部分を、
金属膜の蒸着などの何らかの方法、修正する必要
がある。しかし、このようなピンホールによる欠
陥部分の修正には、多大の時間や手間がかかる上
に、パターン寸法が微小になれば、このピンホー
ルによる欠陥部分の修正歩留りが低下するという
問題があつた。
した第２段階において、現在の最高の技術を用い
ても、例えば約10cm角の大きさのマスク基板１の
主面上に形成されたマスク被膜２の表面上の拡大
チツプレジストパターン３ａには数個のピンホー
ルができるので、このピンホールによつて、第３
図に示した第３段階において、マスク基板１の表
面上に欠陥のある拡大チツプパターン形成用マス
ク被膜２ａが形成されるから、無欠陥パターンの
レテイクルを作製することができなかつた。従つ
て、無欠陥パターンのレテイクルを作製するため
には、第３図に示した第３段階終了後において、
マスク被膜２ａのピンホールによる欠陥部分を、
金属膜の蒸着などの何らかの方法、修正する必要
がある。しかし、このようなピンホールによる欠
陥部分の修正には、多大の時間や手間がかかる上
に、パターン寸法が微小になれば、このピンホー
ルによる欠陥部分の修正歩留りが低下するという
問題があつた。
この発明は、上述の問題点に鑑みてなされたも
ので、マスク基板の主面上に形成されたマスク被
膜の表面上に、半導体チツプ形成用の第１のレジ
ストパターンを形成し、更にこの第１のレジスト
パターンの形状と実質的に同一形状でパターンを
形成する線（点を含む）の幅が小さい第２のレジ
ストパターンを重ね合わせて形成することによつ
て、ピンホールによるパターン欠陥の極めて少な
いパターンマスクを作製する方法を提供すること
を目的とする。
ので、マスク基板の主面上に形成されたマスク被
膜の表面上に、半導体チツプ形成用の第１のレジ
ストパターンを形成し、更にこの第１のレジスト
パターンの形状と実質的に同一形状でパターンを
形成する線（点を含む）の幅が小さい第２のレジ
ストパターンを重ね合わせて形成することによつ
て、ピンホールによるパターン欠陥の極めて少な
いパターンマスクを作製する方法を提供すること
を目的とする。
以下、電子線描画法を用いたこの発明の一実施
例のレテイクルの作製方法を第１図ないし第７図
について説明する。
例のレテイクルの作製方法を第１図ないし第７図
について説明する。
まず、第１段階として、第１図に示した従来例
の第１段階と同様に、マスク基板１の主面上にマ
スク被膜２および電子線用レジスト膜３を順次形
成する。次に、第２段階として、このように形成
されたマスク基板１を、第２図に示した従来例の
第２段階と同様に、電子線描画装置（図示せず）
に挿入して、電子線用レジスト膜３の表面部に２
行２列のICチツプ形成用の第１の拡大チツプパ
ターンを描画露光し、電子線用レジスト膜３の表
面の相対向する辺に沿う端縁中央部にそれぞれフ
イデユーシヤルマークを描画露光するとともに、
更に電子線用レジスト膜３の表面の、上記フイデ
ユーシヤルマークが描画露光されている側の辺と
は別の一方の辺に沿う端縁中央部とこの辺に対向
する他方の辺に沿う端縁両側部とにそれぞれ後述
の段階において上記第１の拡大チツプパターンに
重ね合わせたパターンを電子線描画するときに用
いる十字形状のパターン位置合わせ用マークを描
画露光する。次に、第４図の平面図に示すよう
に、この描画露光された電子線用レジスト膜３に
現像処理を施して、この電子線用レジスト膜３の
未露光部分をマスク被膜２の表面上から除去し、
この電子線用レジスト膜３の露光部分である第１
の拡大チツプレジストパターン３ａ、フイデユー
シヤルレジストマーク３ｂおよびパターン位置合
わせ用レジストマーク３ｃをマスク被膜２の表面
上に残し、ベーキング処理を行うと、第２図に示
した従来例の第２段階終了後の状態にパターン位
置合わせ用レジストマーク３ｃが付加された状態
になる。しかるのち、第３段階として、第５図に
第４図の−線に対応する線での断面図を示す
ように、第１の拡大チツプレジストパターン３
ａ、フイデユーシヤルレジストマーク３ｂおよび
パターン位置合わせ用レジストマーク３ｃ〔マー
ク３ｂおよび３ｃは第５図では図示せず〕を覆い
マスク被膜２の表面上に電子線用レジスト膜１３
を成膜する。次いで、第４段階として、この電子
線用レジスト膜１３が成膜された状態のマスク基
板１を電子線描画装置に挿入し、電子線を走査し
て検知器を用いて、パターン位置合わせ用レジス
トマーク３ｃの位置を求め、このレジストマーク
３ｃの位置を基準にして、第１の拡大チツプレジ
ストパターン３ａ上の電子線用レジスト膜１３
に、この第１の拡大チツレプジストパターン３ａ
の形状と実質的に同一形状でパターンを形成する
線（点を含む）の幅が小さい第２の拡大チツプパ
ターンを描画露光する。次に、この描画露光され
た電子線用レジスト膜１３に現像処理を施して、
この電子線用レジスト膜１３の未露光部分をフイ
デユーシヤルレジストマーク３ｂ上、パターン位
置合わせ用レジストマーク３ｃ上およびマスク被
膜２の表面上から除去し、第６図の拡大チツプレ
ジストパターンの拡大平面図に示すように、一点
鎖線で示す第２の拡大チツプレジストパターン１
３ａを第１の拡大チツプレジストパターン３ａ上
に重ね合わせて残し、ベーキング処理を行う。次
に、第５段階として、第７図の平面図に示すよう
に、第３図に示した従来例の第３段階と同様に、
第２のレジストパターン１３ａが重ね合わされた
第１の拡大チツプレジストパターン３ａ、フイデ
ユーシヤルレジストマーク３ｂおよびパターン位
置合わせ用レジストマーク３ｃをエツチングマス
クに用いた選択エツチング処理をマスク被膜２に
施して、第１の拡大チツプレジストパターン３
ａ、フイデユーシヤルレジストマーク３ｂおよび
パターン位置合わせ用レジストマーク３ｃで覆わ
れていないマスク被膜２の部分をマスク基板１の
表面上から除去し、第１の拡大チツプレジストパ
ターン３ａ、フイデユーシヤルレジストマーク３
ｂおよびパターン位置合わせ用レジストマーク３
ｃの直下のマスク基板１の表面上の部分にそれぞ
れ第１の拡大チツプレジストパターン３ａに対応
する拡大チツプパターン形成用マスク被膜２ａ、
フイデユーシヤルレジストマーク３ｂに対応する
フイデユーシヤルマーク形成用マスク被膜２ｂお
よびパターン位置合わせ用レジストマーク３ｃに
対応するパパターン位置合わせマーク形成用マス
ク被膜２ｃを残す。次いで、これらのマスク被膜
２ａ，２ｂおよび２ｃの表面上からそれぞれ第２
の拡大チツプレジストパターン１３ａが重ね合わ
された第１の拡大チツプレジストパターン３ａ、
フイデユーシヤルレジストマーク３ｂおよびパタ
ーン位置合わせ用レジストマーク３ｃを除去し、
マスク基板１にベーキング処理を施すと、この実
施例の方法によるレテイクルが得られる。
の第１段階と同様に、マスク基板１の主面上にマ
スク被膜２および電子線用レジスト膜３を順次形
成する。次に、第２段階として、このように形成
されたマスク基板１を、第２図に示した従来例の
第２段階と同様に、電子線描画装置（図示せず）
に挿入して、電子線用レジスト膜３の表面部に２
行２列のICチツプ形成用の第１の拡大チツプパ
ターンを描画露光し、電子線用レジスト膜３の表
面の相対向する辺に沿う端縁中央部にそれぞれフ
イデユーシヤルマークを描画露光するとともに、
更に電子線用レジスト膜３の表面の、上記フイデ
ユーシヤルマークが描画露光されている側の辺と
は別の一方の辺に沿う端縁中央部とこの辺に対向
する他方の辺に沿う端縁両側部とにそれぞれ後述
の段階において上記第１の拡大チツプパターンに
重ね合わせたパターンを電子線描画するときに用
いる十字形状のパターン位置合わせ用マークを描
画露光する。次に、第４図の平面図に示すよう
に、この描画露光された電子線用レジスト膜３に
現像処理を施して、この電子線用レジスト膜３の
未露光部分をマスク被膜２の表面上から除去し、
この電子線用レジスト膜３の露光部分である第１
の拡大チツプレジストパターン３ａ、フイデユー
シヤルレジストマーク３ｂおよびパターン位置合
わせ用レジストマーク３ｃをマスク被膜２の表面
上に残し、ベーキング処理を行うと、第２図に示
した従来例の第２段階終了後の状態にパターン位
置合わせ用レジストマーク３ｃが付加された状態
になる。しかるのち、第３段階として、第５図に
第４図の−線に対応する線での断面図を示す
ように、第１の拡大チツプレジストパターン３
ａ、フイデユーシヤルレジストマーク３ｂおよび
パターン位置合わせ用レジストマーク３ｃ〔マー
ク３ｂおよび３ｃは第５図では図示せず〕を覆い
マスク被膜２の表面上に電子線用レジスト膜１３
を成膜する。次いで、第４段階として、この電子
線用レジスト膜１３が成膜された状態のマスク基
板１を電子線描画装置に挿入し、電子線を走査し
て検知器を用いて、パターン位置合わせ用レジス
トマーク３ｃの位置を求め、このレジストマーク
３ｃの位置を基準にして、第１の拡大チツプレジ
ストパターン３ａ上の電子線用レジスト膜１３
に、この第１の拡大チツレプジストパターン３ａ
の形状と実質的に同一形状でパターンを形成する
線（点を含む）の幅が小さい第２の拡大チツプパ
ターンを描画露光する。次に、この描画露光され
た電子線用レジスト膜１３に現像処理を施して、
この電子線用レジスト膜１３の未露光部分をフイ
デユーシヤルレジストマーク３ｂ上、パターン位
置合わせ用レジストマーク３ｃ上およびマスク被
膜２の表面上から除去し、第６図の拡大チツプレ
ジストパターンの拡大平面図に示すように、一点
鎖線で示す第２の拡大チツプレジストパターン１
３ａを第１の拡大チツプレジストパターン３ａ上
に重ね合わせて残し、ベーキング処理を行う。次
に、第５段階として、第７図の平面図に示すよう
に、第３図に示した従来例の第３段階と同様に、
第２のレジストパターン１３ａが重ね合わされた
第１の拡大チツプレジストパターン３ａ、フイデ
ユーシヤルレジストマーク３ｂおよびパターン位
置合わせ用レジストマーク３ｃをエツチングマス
クに用いた選択エツチング処理をマスク被膜２に
施して、第１の拡大チツプレジストパターン３
ａ、フイデユーシヤルレジストマーク３ｂおよび
パターン位置合わせ用レジストマーク３ｃで覆わ
れていないマスク被膜２の部分をマスク基板１の
表面上から除去し、第１の拡大チツプレジストパ
ターン３ａ、フイデユーシヤルレジストマーク３
ｂおよびパターン位置合わせ用レジストマーク３
ｃの直下のマスク基板１の表面上の部分にそれぞ
れ第１の拡大チツプレジストパターン３ａに対応
する拡大チツプパターン形成用マスク被膜２ａ、
フイデユーシヤルレジストマーク３ｂに対応する
フイデユーシヤルマーク形成用マスク被膜２ｂお
よびパターン位置合わせ用レジストマーク３ｃに
対応するパパターン位置合わせマーク形成用マス
ク被膜２ｃを残す。次いで、これらのマスク被膜
２ａ，２ｂおよび２ｃの表面上からそれぞれ第２
の拡大チツプレジストパターン１３ａが重ね合わ
された第１の拡大チツプレジストパターン３ａ、
フイデユーシヤルレジストマーク３ｂおよびパタ
ーン位置合わせ用レジストマーク３ｃを除去し、
マスク基板１にベーキング処理を施すと、この実
施例の方法によるレテイクルが得られる。
この実施例の方法では、第１の拡大チツプレジ
ストパターン３ａにできるピンホールの位置と、
この第１の拡大チツプレジストパターン３ａ上に
重ね合わせて形成された第２のレジストパターン
１３ａにできるピンホールの位置とが一致するこ
とは極めてまれであるので、この第２のレジスト
パターン１３ａが重ね合わされた第１の拡大チツ
プレジストパターン３ａをエツチングマスクに用
いた選択エツチングで形成されたマスク被膜２ａ
にはほとんどピンホールがなく、ピンホールによ
るパターン欠陥の極めて少ないレテイクルを得る
ことができる。なお、その上、例えば第２の拡大
チツプレジストパターン１３ａのパターンを形成
する線（点を含む）の幅が第１の拡大チツプレジ
ストパターン３ａのパターンを形成する線（点を
含む）の幅より１μｍ程度小さくしておけば、マ
スク基板１の温度変化による伸び縮み、第２の拡
大チツプレジストパターン１３ａの電子線用レジ
スト膜１３への描画露光時に生ずる第１の拡大チ
ツプレジストパターン３ａとの重ね合わせ誤差な
どによつて、第２の拡大チツプレジストパターン
１３ａが第１の拡大チツレジストパターン３ａに
対して0.5μｍ程度位置ずれしても、この位置ず
れによつて第２の拡大チツプレジストパターン１
３ａのパターンを形成する線（点を含む）が第１
の拡大チツプレジストパターン３ａのパターンを
形成する線（点を含む）の幅内から外へはみ出す
ことがなく、第１の拡大チツプレジストパターン
３ａの第２の拡大チツプレジストパターン１３ａ
との重ね合わせによる変形を防止するための重ね
合わせマージンを得ることができる。
ストパターン３ａにできるピンホールの位置と、
この第１の拡大チツプレジストパターン３ａ上に
重ね合わせて形成された第２のレジストパターン
１３ａにできるピンホールの位置とが一致するこ
とは極めてまれであるので、この第２のレジスト
パターン１３ａが重ね合わされた第１の拡大チツ
プレジストパターン３ａをエツチングマスクに用
いた選択エツチングで形成されたマスク被膜２ａ
にはほとんどピンホールがなく、ピンホールによ
るパターン欠陥の極めて少ないレテイクルを得る
ことができる。なお、その上、例えば第２の拡大
チツプレジストパターン１３ａのパターンを形成
する線（点を含む）の幅が第１の拡大チツプレジ
ストパターン３ａのパターンを形成する線（点を
含む）の幅より１μｍ程度小さくしておけば、マ
スク基板１の温度変化による伸び縮み、第２の拡
大チツプレジストパターン１３ａの電子線用レジ
スト膜１３への描画露光時に生ずる第１の拡大チ
ツプレジストパターン３ａとの重ね合わせ誤差な
どによつて、第２の拡大チツプレジストパターン
１３ａが第１の拡大チツレジストパターン３ａに
対して0.5μｍ程度位置ずれしても、この位置ず
れによつて第２の拡大チツプレジストパターン１
３ａのパターンを形成する線（点を含む）が第１
の拡大チツプレジストパターン３ａのパターンを
形成する線（点を含む）の幅内から外へはみ出す
ことがなく、第１の拡大チツプレジストパターン
３ａの第２の拡大チツプレジストパターン１３ａ
との重ね合わせによる変形を防止するための重ね
合わせマージンを得ることができる。
この実施例では、第１の拡大チツプレジストパ
ターン３ａに重ね合わされる第２の拡大チツプレ
ジストパターン１３ａを電子線用レジスト膜１３
に電子線描画する際の基準に、３個の十字状のパ
ターン位置合わせ用レジストマーク３ｃを用いた
が、これは第２の拡大チツプレジストパターン１
３ａを電子線用レジスト膜１３に電子線描画する
際の基準になり得るものであれば、その形状、個
数には制限がない。また、この実施例では、電子
線描画法を用いる場合について述べたが、この発
明はイオンビーム描画法を用いる場合にも適用す
ることができる。
ターン３ａに重ね合わされる第２の拡大チツプレ
ジストパターン１３ａを電子線用レジスト膜１３
に電子線描画する際の基準に、３個の十字状のパ
ターン位置合わせ用レジストマーク３ｃを用いた
が、これは第２の拡大チツプレジストパターン１
３ａを電子線用レジスト膜１３に電子線描画する
際の基準になり得るものであれば、その形状、個
数には制限がない。また、この実施例では、電子
線描画法を用いる場合について述べたが、この発
明はイオンビーム描画法を用いる場合にも適用す
ることができる。
なお、これまで、レテイクルの作製方法を例に
とり述べたが、この発明はこれに限らず、原寸パ
ターンマスクの作製方法にも適用することができ
る。
とり述べたが、この発明はこれに限らず、原寸パ
ターンマスクの作製方法にも適用することができ
る。
以上、説明したように、この発明のパターンマ
スクの作製方法では、マスク基板の主面上に形成
されたマスク被膜の表面上に半導体チツプ形成用
の第１のレジストパターンを形成し、更にこの第
１のレジストパターン上に、この第１のレジスト
パターンの形状と実質的に同一形状でパターンを
形成する線（点を含む）の幅が小さい第２のレジ
ストパターンを重ね合わせて形成するので、上記
第１のレジストパターンにできるピンホールの位
置と上記第２のレジストパターンにできるピンホ
ールの位置とが一致することが極めてまれであ
る。従つて、上記第２のレジストパターンが重ね
合わされた上記第１のレジストパターンをエツチ
ングマスクに用いた選択エツチング処理を上記マ
スク被膜に施して形成された半導体チツプ形成用
マスク被膜にはほとんどピンホールがなく、ピン
ホールによるパターン欠陥の極めて少ないパター
マスクを得ることができる。しかも、上記マスク
基板の温度変化による伸び縮み、上記第２のレジ
ストパターンの上記第１のレジストパターンへの
重ね合わせ誤差などによつて、上記第２のレジス
トパターンが上記第１のレジストパターンに対し
て位置ずれしても、この位置ずれによつて上記第
２のレジストパターンのパターンを形成する線
（点を含む）が上記第１のレジストパターンのパ
ターンを形成する線（点を含む）の幅内から外へ
はみ出すことがなく、上記第１のレジストパター
ンの上記第２のレジストパターンとの重ね合わせ
による変形を防止するための重ね合わせマージン
を得ることができる。
スクの作製方法では、マスク基板の主面上に形成
されたマスク被膜の表面上に半導体チツプ形成用
の第１のレジストパターンを形成し、更にこの第
１のレジストパターン上に、この第１のレジスト
パターンの形状と実質的に同一形状でパターンを
形成する線（点を含む）の幅が小さい第２のレジ
ストパターンを重ね合わせて形成するので、上記
第１のレジストパターンにできるピンホールの位
置と上記第２のレジストパターンにできるピンホ
ールの位置とが一致することが極めてまれであ
る。従つて、上記第２のレジストパターンが重ね
合わされた上記第１のレジストパターンをエツチ
ングマスクに用いた選択エツチング処理を上記マ
スク被膜に施して形成された半導体チツプ形成用
マスク被膜にはほとんどピンホールがなく、ピン
ホールによるパターン欠陥の極めて少ないパター
マスクを得ることができる。しかも、上記マスク
基板の温度変化による伸び縮み、上記第２のレジ
ストパターンの上記第１のレジストパターンへの
重ね合わせ誤差などによつて、上記第２のレジス
トパターンが上記第１のレジストパターンに対し
て位置ずれしても、この位置ずれによつて上記第
２のレジストパターンのパターンを形成する線
（点を含む）が上記第１のレジストパターンのパ
ターンを形成する線（点を含む）の幅内から外へ
はみ出すことがなく、上記第１のレジストパター
ンの上記第２のレジストパターンとの重ね合わせ
による変形を防止するための重ね合わせマージン
を得ることができる。
第１図Ａは電子線描画方法を用いた従来のレテ
イクルの作製方法の一例の第１段階の状態を示す
平面図、第１図Ｂは第１図ＡのＢ−Ｂ線での
断面図、第２図Ａは上記従来例の第２段階の状態
を示す平面図、第２図Ｂは第２図ＡのＢ−Ｂ
線での断面図、第３図は上記従来例の第３の段階
の状態を示す平面図、第４図はこの発明の一実施
例の第２段階の状態を示す平面図、第５図は上記
実施例の第３段階の状態を示す第４図の−線
に対応する線での断面図、第６図は上記実施例の
第４段階における拡大チツプレジストパターンの
状態を示す拡大平面図、第７図は上記実施例の第
５段階の状態を示す平面図である。 図において、１はマスク基板、２はマスク被
膜、２ａは拡大チツプパターン形成用マスク被膜
（半導体チツプ形成用マスク被膜）、２ｃはパター
ン位置合わせマーク形成用マスク被膜、３ａは第
１の拡大チツプレジストパターン（第１のレジス
トパターン）、３ｃはパターン位置合わせ用レジ
ストマーク、１３は電子線用レジスト膜（荷電ビ
ーム用レジスト膜）、１３ａは第２の拡大チツプ
レジストパターン（第２のレジストパターン）で
ある。なお、図中同一符号はそれぞれ同一もしく
は相当部分を示す。
イクルの作製方法の一例の第１段階の状態を示す
平面図、第１図Ｂは第１図ＡのＢ−Ｂ線での
断面図、第２図Ａは上記従来例の第２段階の状態
を示す平面図、第２図Ｂは第２図ＡのＢ−Ｂ
線での断面図、第３図は上記従来例の第３の段階
の状態を示す平面図、第４図はこの発明の一実施
例の第２段階の状態を示す平面図、第５図は上記
実施例の第３段階の状態を示す第４図の−線
に対応する線での断面図、第６図は上記実施例の
第４段階における拡大チツプレジストパターンの
状態を示す拡大平面図、第７図は上記実施例の第
５段階の状態を示す平面図である。 図において、１はマスク基板、２はマスク被
膜、２ａは拡大チツプパターン形成用マスク被膜
（半導体チツプ形成用マスク被膜）、２ｃはパター
ン位置合わせマーク形成用マスク被膜、３ａは第
１の拡大チツプレジストパターン（第１のレジス
トパターン）、３ｃはパターン位置合わせ用レジ
ストマーク、１３は電子線用レジスト膜（荷電ビ
ーム用レジスト膜）、１３ａは第２の拡大チツプ
レジストパターン（第２のレジストパターン）で
ある。なお、図中同一符号はそれぞれ同一もしく
は相当部分を示す。
Claims (1)
- １ マスク基板の主面上に形成されたマスク被膜
の表面上に半導体チツプ形成用の第１のレジスト
パターンとパターン位置合わせ用レジストマーク
とを形成する第１の工程、上記第１のレジストパ
ターンと上記パターン位置合わせ用レジストマー
クとを覆い上記マスク被膜の上記表面上に荷電ビ
ーム用レジスト膜を成膜する第２の工程、上記パ
ターン位置合わせ用レジストマークを基準にして
上記第１のレジストパターン上の上記荷電ビーム
用レジスト膜に上記第１のレジストパターンの形
状と実質的に同一形状でパターンを形成する線
（点を合む）の幅が小さいパターンを荷電ビーム
を用いて描画露光する第３の工程、この描画露光
された上記荷電ビーム用レジスト膜に現像処理を
施して上記荷電ビーム用レジスト膜の未露光部分
を上記位置合わせ用レジストマークの表面上と上
記マスク被膜の表面上とから除去し上記荷電ビー
ム用レジスト膜の露光部分である第２のレジスト
パターンを上記第１のレジストパターン上に残し
てベーキング処理を行う第４の工程、上記第２の
レジストパターンが重ね合わされた上記第１のレ
ジストパターンと上記位置合わせ用レジストマー
クとをエツチングマスクに用いた選択エツチング
処理を上記マスク被膜に施して上記第１のレジス
トパターンと上記パターン位置合わせ用レジスト
マークとで覆われていない上記マスク被膜の部分
を上記マスク基板の表面上から除去し上記第１の
レジストパターンおよび上記パターン位置合わせ
用レジストマークの直下の上記マスク基板の表面
上の部分にそれぞれ上記第１のレジストパターン
に対応する半導体チツプ形成用マスク被膜、およ
び上記位置合わせ用レジストマークに対応するパ
ターン位置合わせ用マーク形成用マスク被膜を残
す第５の工程、並びに上記半導体チツプ形成用マ
スク被膜および上記パターン位置合わせマーク形
成用マスク被膜の表面上からそれぞれ上記第２の
レジストパターンが重ね合わされた上記第１のレ
ジストパターンおよび上記位置合わせ用レジスト
マークを除去してベーキング処理を行う第６の工
程を備えたパターンマスクの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140614A JPS5842233A (ja) | 1981-09-07 | 1981-09-07 | パタ−ンマスクの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140614A JPS5842233A (ja) | 1981-09-07 | 1981-09-07 | パタ−ンマスクの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5842233A JPS5842233A (ja) | 1983-03-11 |
| JPS6235101B2 true JPS6235101B2 (ja) | 1987-07-30 |
Family
ID=15272797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140614A Granted JPS5842233A (ja) | 1981-09-07 | 1981-09-07 | パタ−ンマスクの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842233A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309632A (en) * | 1988-03-28 | 1994-05-10 | Hitachi Chemical Co., Ltd. | Process for producing printed wiring board |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835538A (ja) * | 1981-08-27 | 1983-03-02 | Mitsubishi Electric Corp | パタ−ンマスクの作製方法 |
-
1981
- 1981-09-07 JP JP56140614A patent/JPS5842233A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5842233A (ja) | 1983-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001022051A (ja) | レチクル及び半導体装置の製造方法 | |
| US20050196684A1 (en) | Mask pattern data producing method, patterning method, reticle correcting method, reticle manufacturing method, and semiconductor apparatus manufacturing method | |
| US6828071B2 (en) | Method of aligning a wafer and masks | |
| JPS5968928A (ja) | 半導体装置の製造方法 | |
| US3673018A (en) | Method of fabrication of photomasks | |
| JPS6215854B2 (ja) | ||
| JPS6235101B2 (ja) | ||
| JPH0215612A (ja) | 半導体装置の認識符号形成方法 | |
| JPH05142745A (ja) | 位相シフトマスク及びマスクの製造方法 | |
| JPH0544169B2 (ja) | ||
| KR20010028305A (ko) | 위치정합 보정 방법 | |
| JPH0766113A (ja) | レチクル及び位置合わせ用バーニアの形成方法 | |
| JPH04136855A (ja) | 露光用マスクの製造方法 | |
| JPH06295053A (ja) | 位相シフトマスクの形成方法 | |
| JPH05165195A (ja) | ガラスマスク並びに該ガラスマスクを使用した半導体装置の製造方法 | |
| JPH0355815B2 (ja) | ||
| KR100299520B1 (ko) | 반도체 소자의 레티클 및 이를 이용한 마스크 공정 | |
| JPS5914550B2 (ja) | 微細加工方法 | |
| JPH06186730A (ja) | 電子ビーム露光によるフォトマスクの製造方法 | |
| JPH08213302A (ja) | 微細加工方法及びこの加工方法に用いる微細加工用フォトマスク | |
| JPH0216571B2 (ja) | ||
| JPS5835537A (ja) | パタ−ンマスクの作製方法 | |
| JPS62271427A (ja) | マスク位置合わせ方法 | |
| JPS6028230A (ja) | 半導体装置の製造方法 | |
| JPS63196029A (ja) | 半導体チツプにマ−クを形成する方法 |