JPS59231815A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59231815A JPS59231815A JP58106235A JP10623583A JPS59231815A JP S59231815 A JPS59231815 A JP S59231815A JP 58106235 A JP58106235 A JP 58106235A JP 10623583 A JP10623583 A JP 10623583A JP S59231815 A JPS59231815 A JP S59231815A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- substrate
- positioning
- windows
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特にエピタキシ
ャル成長前の位置合わせマークの形成方法に関するもの
である。
ャル成長前の位置合わせマークの形成方法に関するもの
である。
（ｂ） 技術の背景
バイポーラＲＡ Ｍのごとき半導体装置を形成するに際
しては半導体基板上に所定の絶縁物のマスクパターンで
不純物原子を選択的に導入し、コＶクタ電流の低濃度領
域を形成するための埋込層を形成した後、その工程が終
了した段階で半導体基板上にエピタキシャル層を形成す
るようにしておりこのエピタキシャル層の成長する過程
で位置ずれ（エビシフト）を生じる。この位置ずれを検
知するための位置合わせマークが必要である。そこでと
のような半導体装置を形成する半導体基板上にエビタキ
シャｌし成長後の位置ずれを検出する位置合わせマーク
として半導体基板上に所定のパターン５ＯＬＯ２膜を形
成している。
しては半導体基板上に所定の絶縁物のマスクパターンで
不純物原子を選択的に導入し、コＶクタ電流の低濃度領
域を形成するための埋込層を形成した後、その工程が終
了した段階で半導体基板上にエピタキシャル層を形成す
るようにしておりこのエピタキシャル層の成長する過程
で位置ずれ（エビシフト）を生じる。この位置ずれを検
知するための位置合わせマークが必要である。そこでと
のような半導体装置を形成する半導体基板上にエビタキ
シャｌし成長後の位置ずれを検出する位置合わせマーク
として半導体基板上に所定のパターン５ＯＬＯ２膜を形
成している。
（Ｃ）従来技術と問題点
このような半導体装置の従来の製造方法について第１図
乃至第５図を用いて説明する。
乃至第５図を用いて説明する。
まず第１図に示すように半導体基板ｌたとえばＳｉ基板
上の全面に基板の熱酸化によってＳｉ、０２膜２を形成
する。
上の全面に基板の熱酸化によってＳｉ、０２膜２を形成
する。
次いで第２図に示すように該基板上に所定パターンのホ
トレジヌト膜（回示せず）を選択的に形成した後、該レ
ジスト膜をマスクとしてたとえば弗化水素酸（ＨＦ）の
水溶液を用いて５１０２膜２を所定パターンに選択的に
エツチングして形成し該選択的にエツチングされた５１
０２膜２をマスクとして矢印の示すようにたとえば砒素
（Ａｓ）原子をイオン注入する。
トレジヌト膜（回示せず）を選択的に形成した後、該レ
ジスト膜をマスクとしてたとえば弗化水素酸（ＨＦ）の
水溶液を用いて５１０２膜２を所定パターンに選択的に
エツチングして形成し該選択的にエツチングされた５１
０２膜２をマスクとして矢印の示すようにたとえば砒素
（Ａｓ）原子をイオン注入する。
その後第３図に示すように注入したＡｓ原子を所定寸法
に拡散して埋込層３を形成するための基板加熱処理を行
なう。同図で４はこの熱処理時に形成されたＳｉＯ２膜
である。
に拡散して埋込層３を形成するための基板加熱処理を行
なう。同図で４はこの熱処理時に形成されたＳｉＯ２膜
である。
次いで第４図に示すごとく基板上の位置合わせマークを
形成する所定領域の酸化膜上に、位置合わせマークが設
けられた酸化鉄マスク（ＳｅｅｔｈｒＯｕｇｈｍａｓｋ
）を用いてホトレジヌト膜（図示せず）を形成した後、
Ｉ−ＴＦのような水溶液にて５ｉ０２膜を選択的にエツ
チングして酸化膜の位置合わせマーク５を形成し更に前
記Ｖジス）Ｍを除去する。
形成する所定領域の酸化膜上に、位置合わせマークが設
けられた酸化鉄マスク（ＳｅｅｔｈｒＯｕｇｈｍａｓｋ
）を用いてホトレジヌト膜（図示せず）を形成した後、
Ｉ−ＴＦのような水溶液にて５ｉ０２膜を選択的にエツ
チングして酸化膜の位置合わせマーク５を形成し更に前
記Ｖジス）Ｍを除去する。
しかしながらこのジ−スルマスク（Ｓｅｅ ｔｂｒｏｕ
ｇｈｍａｓｋ）にピンホールがあると前記位置合わせマ
ーク用の８１０２膜５と同時に図示したようにＳ１基板
上に不要の５ｉｎ２膜６が転写されることになる。
ｇｈｍａｓｋ）にピンホールがあると前記位置合わせマ
ーク用の８１０２膜５と同時に図示したようにＳ１基板
上に不要の５ｉｎ２膜６が転写されることになる。
その結果次工程の第５図に示すように基板上にジクロロ
シラン（Ｓ’ｈＨ２ｃ ｌｌ ２ ）の水素還元によっ
て８１のエビタキシャｌし層７を形成する場合、５ｉＣ
）ａｖ上ニは５ｊ−０，膜がマスクとしてエピタキシャ
ル層が形成されず前記位置合わせマーク５を用いてエピ
タキシャルが基板に対しての位置ずれを判断しているが
、前述したピンホールにより転写された不要の酸化膜６
上にもエピタキシャル層７が成長せず、半導体素子を形
成するためのエピクキンヤル層７に欠陥を生じ特に高集
積化デバイスを作成する場合には、このピンホーμによ
るエピタキシャル層の欠陥は、半導体素子の品質低下、
更には ゛歩留の低下を来たす問題が生じていた。
シラン（Ｓ’ｈＨ２ｃ ｌｌ ２ ）の水素還元によっ
て８１のエビタキシャｌし層７を形成する場合、５ｉＣ
）ａｖ上ニは５ｊ−０，膜がマスクとしてエピタキシャ
ル層が形成されず前記位置合わせマーク５を用いてエピ
タキシャルが基板に対しての位置ずれを判断しているが
、前述したピンホールにより転写された不要の酸化膜６
上にもエピタキシャル層７が成長せず、半導体素子を形
成するためのエピクキンヤル層７に欠陥を生じ特に高集
積化デバイスを作成する場合には、このピンホーμによ
るエピタキシャル層の欠陥は、半導体素子の品質低下、
更には ゛歩留の低下を来たす問題が生じていた。
（ｉｌｌ） 発明の目的
本発明の目的はかかる問題点に鑑みなされたものでシー
スル−マスクのピンホー７しの半導体基板転写を防止し
て半導体素子の品質向上１歩留向上が可能な半導体装置
の製造方法の提供にある。
スル−マスクのピンホー７しの半導体基板転写を防止し
て半導体素子の品質向上１歩留向上が可能な半導体装置
の製造方法の提供にある。
（ｅ） 発明の構成
その目的を達成するため本発明は、半導体基板に位置合
わせマークを形成するに際し、高精度の位置合わせマー
クのパターンを設けた第１のマスクと、前記高精度の位
置合わせマークに対応し、該位置合わせマークより大き
なパターンを設けた第２のマスクを重ね合わせて位置合
わせマークのパターンニングする工程が含壕れてなるこ
とを特徴とする。
わせマークを形成するに際し、高精度の位置合わせマー
クのパターンを設けた第１のマスクと、前記高精度の位
置合わせマークに対応し、該位置合わせマークより大き
なパターンを設けた第２のマスクを重ね合わせて位置合
わせマークのパターンニングする工程が含壕れてなるこ
とを特徴とする。
（ｆ） 発明の実施例
以下本発明の実施例について図面を参照して説明する。
第６図乃至第８図は本発明の一実施例を説明するための
要部断面図、第９図は本発明の一実施例に用いられる高
精度の位置合わせマークを設けた第１のマスクの平面図
、第１Ｏ図は第９図の高精度の位置合わせマークに対応
し、該位置合わせマークより大きなパターンを設けた第
２のマスクの平面図、第１１図は第１のマスクと第２の
マスクを重ね合わせた要部平面図である。
要部断面図、第９図は本発明の一実施例に用いられる高
精度の位置合わせマークを設けた第１のマスクの平面図
、第１Ｏ図は第９図の高精度の位置合わせマークに対応
し、該位置合わせマークより大きなパターンを設けた第
２のマスクの平面図、第１１図は第１のマスクと第２の
マスクを重ね合わせた要部平面図である。
まず従来例で前述した第１図、第２図に示すようにＳｉ
基板１上に基板の熱酸化によって基板上に５ｉｎ２膜２
を形成した後、該５１０２膜を所定のパターンに形成し
パターンニングした５ｊ−０２膜をマスクとしてＡ、ｓ
原子をイオン注入し、このイオン注入したＡｓ原子を所
定寸法に拡散して埋込層、を形成するための基板加熱処
理する熱井では従来方法と同じである。このようにして
第６図に示すようにＳｉ基板ｌｌ上に埋込層１２と基板
表面５１０２膜１８が形成さｈでいる。次いで基板１１
上にエピタキシャル成長後の位置ずれを検出する位置合
わせマークを形成するに際して、第９図。
基板１上に基板の熱酸化によって基板上に５ｉｎ２膜２
を形成した後、該５１０２膜を所定のパターンに形成し
パターンニングした５ｊ−０２膜をマスクとしてＡ、ｓ
原子をイオン注入し、このイオン注入したＡｓ原子を所
定寸法に拡散して埋込層、を形成するための基板加熱処
理する熱井では従来方法と同じである。このようにして
第６図に示すようにＳｉ基板ｌｌ上に埋込層１２と基板
表面５１０２膜１８が形成さｈでいる。次いで基板１１
上にエピタキシャル成長後の位置ずれを検出する位置合
わせマークを形成するに際して、第９図。
及び第１Ｏ図に示したシースルーマスクを重ね合わせて
基板上に塗布されたレジスト膜（Ｍ示せず）上に位置合
わせマーク転写用露光を行ない該レジスト膜をマスクと
して選択的にエツチングし該レジヌト膜を除去すれば第
７図となる。第９図に示した酸化鉄で全面に被覆された
シースフレーマスク２１は中央にセンタ位置合わせ窓２
１−１と左右の所定領域に高精度に位置合わせマーク窓
２１−２が酸化鉄の除去によって形成されている。又第
１Ｏ図の同じくシースルーマスク２２は前記位置合わせ
マーク窓２１−２より１０乃至数ＩＱ＊ｍ余裕をとって
酸化鉄を除去した大きさの窓２２−１が対応して形成さ
れている。この窓２２−１寸法は汎用性をもたせること
が望ましい。
基板上に塗布されたレジスト膜（Ｍ示せず）上に位置合
わせマーク転写用露光を行ない該レジスト膜をマスクと
して選択的にエツチングし該レジヌト膜を除去すれば第
７図となる。第９図に示した酸化鉄で全面に被覆された
シースフレーマスク２１は中央にセンタ位置合わせ窓２
１−１と左右の所定領域に高精度に位置合わせマーク窓
２１−２が酸化鉄の除去によって形成されている。又第
１Ｏ図の同じくシースルーマスク２２は前記位置合わせ
マーク窓２１−２より１０乃至数ＩＱ＊ｍ余裕をとって
酸化鉄を除去した大きさの窓２２−１が対応して形成さ
れている。この窓２２−１寸法は汎用性をもたせること
が望ましい。
かかる構造のマスク２１．及び２２を用いて第１１図に
図示したように重ね合わせて露光する場合には、ピンホ
ールの重なる確率は非常に小さいため、第７図に示すよ
うにピンホールの転写によるホトエツチング時における
不要のＳｉＯ２膜は形成されず所定の位置合わせマーク
１４．即ち位置合わせマーク窓２１−２が転写された位
置合わせマーク１４の５ｊ−０２膜が選択的にホトレジ
スト技術によって形成されることにかる。
図示したように重ね合わせて露光する場合には、ピンホ
ールの重なる確率は非常に小さいため、第７図に示すよ
うにピンホールの転写によるホトエツチング時における
不要のＳｉＯ２膜は形成されず所定の位置合わせマーク
１４．即ち位置合わせマーク窓２１−２が転写された位
置合わせマーク１４の５ｊ−０２膜が選択的にホトレジ
スト技術によって形成されることにかる。
次いで第８図に示すごとく基板１１上にエピタキシャ／
Ｌ／層１５を成長すれば欠陥のないエピタキシャ）Ｖ層
１５が形成され、該エピタキシャル層上に通常の半導体
技術を用いて半導体素子を形成することか可能となる。
Ｌ／層１５を成長すれば欠陥のないエピタキシャ）Ｖ層
１５が形成され、該エピタキシャル層上に通常の半導体
技術を用いて半導体素子を形成することか可能となる。
■
（２）発明の詳細
な説明したごとく本発明の一実施例によればエビタキシ
ャＩＶ成長前の位置合わせマークを形成する際に上述し
た第１のマスクと第２のマスクを重ね゛合わせてパター
ンニングすることにより、該マスク上のピンホールの半
導体基板上への転写を防止することが可能となり品質向
上９歩留向上に効果がある。
ャＩＶ成長前の位置合わせマークを形成する際に上述し
た第１のマスクと第２のマスクを重ね゛合わせてパター
ンニングすることにより、該マスク上のピンホールの半
導体基板上への転写を防止することが可能となり品質向
上９歩留向上に効果がある。
第１図乃至第５図は従来方法を説明するための要部断面
図、第６図乃至第８図は本発明の一実施例を説明するだ
めの要部断面図、第９図は本発明の一実施例に用いられ
る高精度の位置合わせマークを設けた第１のマスクの平
面図、第１０図は第９図の高精度の位置合わせマークに
対応し、該位置合わせマークより大きなパターンを設け
た第２のマスクの平面図、第１１図は第１のマスクと第
２のマスクを重ね合わした要部平面図である。図におい
て１・１１は半導体基板、３・１２は埋込層、５・１４
は半導体基板上の位置合わせマーク、７・１５はエピタ
キシャル層、２１は高精度の位置合わせマークを設けた
第１のマスク、２２は２１の高精度の位置合わせマーク
に対応し、該位置合わせマークより大きなパターンを設
けた第２のマスクを示す。 代理人 弁理士 松 岡 宏四部 第１図 第２図 第６図 １３ １ 第７図 払 第８図 ４ １］−１ 藺 １１ 図
図、第６図乃至第８図は本発明の一実施例を説明するだ
めの要部断面図、第９図は本発明の一実施例に用いられ
る高精度の位置合わせマークを設けた第１のマスクの平
面図、第１０図は第９図の高精度の位置合わせマークに
対応し、該位置合わせマークより大きなパターンを設け
た第２のマスクの平面図、第１１図は第１のマスクと第
２のマスクを重ね合わした要部平面図である。図におい
て１・１１は半導体基板、３・１２は埋込層、５・１４
は半導体基板上の位置合わせマーク、７・１５はエピタ
キシャル層、２１は高精度の位置合わせマークを設けた
第１のマスク、２２は２１の高精度の位置合わせマーク
に対応し、該位置合わせマークより大きなパターンを設
けた第２のマスクを示す。 代理人 弁理士 松 岡 宏四部 第１図 第２図 第６図 １３ １ 第７図 払 第８図 ４ １］−１ 藺 １１ 図
Claims (1)
- 半導体基板に位置合わせマークを形成するに際し、高精
度の位置合わせマークのパターンを設けた第１のマスク
と、前記高精度の位置合わせマークに対応し、該位置合
わせマークより大きなパターンを設けた第２のマスクを
重ね合わせて位置合わせマークのパターンニングをする
工程が含まれてなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106235A JPS59231815A (ja) | 1983-06-13 | 1983-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106235A JPS59231815A (ja) | 1983-06-13 | 1983-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231815A true JPS59231815A (ja) | 1984-12-26 |
Family
ID=14428456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106235A Pending JPS59231815A (ja) | 1983-06-13 | 1983-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231815A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301541A (ja) * | 1987-05-31 | 1988-12-08 | Kyushu Denshi Kinzoku Kk | パタ−ンシフト測定方法 |
-
1983
- 1983-06-13 JP JP58106235A patent/JPS59231815A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301541A (ja) * | 1987-05-31 | 1988-12-08 | Kyushu Denshi Kinzoku Kk | パタ−ンシフト測定方法 |
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