JPS6348417B2 - - Google Patents

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JPS6348417B2
JPS6348417B2 JP57081726A JP8172682A JPS6348417B2 JP S6348417 B2 JPS6348417 B2 JP S6348417B2 JP 57081726 A JP57081726 A JP 57081726A JP 8172682 A JP8172682 A JP 8172682A JP S6348417 B2 JPS6348417 B2 JP S6348417B2
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layer
conductor layer
capacitor
substrate
insulating
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JP57081726A
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Ii Doatei Uiriamu
Fueinbaagu Aabingu
Enu Hyumenitsuku Jeemuzu
Puratsuto Aran
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International Business Machines Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
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    • Y10T29/435—Solid dielectric type

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明の分野 本発明は半導体チツプのための基板の表面に取
付けられた構成素子として用いられる個別の減結
合キヤパシタに係る。
先行技術 多層セラミツクVLSIチツプ・パツケージング
基板は、軟らかいセラミツク材料より成る多数の
可撓性未焼成シートを用いて形成される。それら
のシートは一般にグリーンシートとして知られて
おり、周知のパターンでパンチされた貫通孔を有
している次に、上記グリーンシート上に個性化さ
れた配線パターンを形成しそして上記貫通孔を充
填するために、導電性ペーストが金属マスクを通
してスクリーン印刷される。多数のグリーンシー
ト層が積重ねられ、相互に圧縮されて半硬化され
た積重ね即ち積層体が形成され、それから焼成さ
れて、完成されたVLSIチツプ用基板が形成され
る。
上記基板表面上に、半導体チツプの配列体が装
着され、該基板にはチツプ内及びチツプ間のすべ
ての電気的接続体が設けられている。基板の上面
に於て、各チツプ領域はチツプのための貫通接続
体（C4パツド又はマイクロソケツト）の配列体
から成る。各チツプ領域の周囲には、技術変更、
即ちチツプ又は基板中の修正可能な欠陥を修正す
るための配線接続体のための領域が基板上に配置
されている。
進んだ半導体回路は減結合キヤパシタを用いて
いる。減結合キヤパシタは、回路動作とは独立し
て充電され、そして速い遷移の回路スイツチング
を最少の雑音で可能にする電流を基板再分配層を
経て分配するために放電される。通常、それらの
素子は、チツプから隔離して回路板上に装着され
ている。１つの望ましい技術は、基板表面に取付
けられた個別の構成素子として減結合キヤパシタ
を用いることである。より近接した物理的配置は
チツプのより速いスイツチング速度を可能にする
不可欠な要素である。その様に用いられた場合に
は、該構成素子のキヤパシタンスが重要であるだ
けでなく、更にそのインダクタンスも全体的性能
に対して極めて重要である。固別キヤパシタのイ
ンダクタンスは、該キヤパシタとチツプを支持す
る基板との間の相互接続体の数に正比例する。接
続体の数がより多いことが望ましく、その結果よ
り小さいインダクタンスを生じる。更に、キヤパ
シタが論理チツプにより近く配置されていればい
る程、インダクタンスはより小さくなる。
多数の従来技術による個別キヤパシタ素子が知
られているが、それらはいずれも、基板自体が集
積化された配線パターンを含んでいる、極めて小
さいインダクタンスの個別キヤパシタに直接関連
するものではなく、又個別チツプ領域の位置に於
て埋設された導電性配線パターン及び多数の貫通
接続体を有する多層セラミツクスである支持構造
体上に用いられる個別の減結合キヤパシタに関連
するものでもない。従来技術による回路板上に装
着された薄膜キヤパシタは例えば米国特許第
3819990号及び第4158218号の明細書等に示されて
いる。絶縁性基板とキヤパシタを含む電気的構成
素子とを用い得る回路板組立体の典型的技術は、
米国特許第4139881号及び第4164778号の明細書に
示されている。個別素子を基板上に整合させる技
術は、米国特許第3811186号の明細書に於て論じ
られている。しかしながら、それらの従来技術は
いずれも、基板上にパツド接続体を用いそしてキ
ヤパシタが接続される基板の面に寸法的に、機械
的に、そして電気的に適合する薄膜方法を用いて
いる。個別チツプ・キヤパシタに関連するもので
はない。
本発明の要旨 本発明の目的は、集積回路のための基板の表面
に取付けられた個別減結合キヤパシタを提供する
ことである。
本発明の他の目的は、低インダクタンスであ
り、簡単でありそしてVLSIパツケージング技術
と寸法的に適合し得るキヤパシタを提供すること
である。
本発明の他の目的は、集積回路基板上に装着さ
れるために寸法的に適合し得る極めて小さい寸法
を有する個別素子のキヤパシタを提供することで
ある。
本発明の更に他の目的は、セラミツク及び他の
適当な基板（例えば、アルミナ、ガラス−セラミ
ツク等）上に用いられる減結合キヤパシタを提供
することである。
本発明の上記及び他の目的は、支持体上に形成
された実質的チツプ・キヤパシタによつて達成さ
れる。下扮導体層即ち下部電極が支持体表面上に
蒸着又はスパツタすることによつて形成される。
次に、誘電体層が下部導体層上に直接スパツタす
ることによつて形成される。典型的な誘電体材料
はチタン酸ジルコン酸ランタン鉛（PLZT）であ
る。次に、上部導体層即ち上部電極が上記誘電体
層上に付着され、その上にスパツタされた石英、
ポリイミド等の如き絶縁層が設けられる。それか
ら、導電性はんだボールの拡がりを限定するため
にボール限定導体（BLM）が用いられる。装着
パツドに多数の接続を設けてキヤパシタのインダ
クタンスを低下させるために、はんだボールの配
列体が用いられる。
個別キヤパシタそれ自体は、２組の貫通孔、即
ち絶縁層中に延びて上部導体層を露出させる第１
組の貫通孔と、絶縁層、上部導体層及び誘電体層
中に延びて下部導体層を露出させる第２組の貫通
孔とを用いている。チツプ領域に於けるキヤパシ
タ装置位置とそれらの導体層との間に電気的連続
性を設けるために、相互に分離されたはんだボー
ルが各貫通孔上に於て絶縁層上に付着される。
本発明の好実施例 第１Ａ図は本発明による個別キヤパシタを破断
して示す斜視図である。そのキヤパシタは薄膜処
理を施せる材料であるシリコンの基板即ち支持体
１０上に装着されている。その支持体１０は電気
的に不活性であり、従つて通常のSiチツプのため
の電気的仕様を充たしていないウエハが本発明に
よるキヤパシタのための支持体として用いられ得
る。又、表面が適切に整えられたガラス、ガラス
−セラミツク又はセラミツクの支持体も、本発明
によるキヤパシタの基板として用いられ得ること
は明らかである。更に、そのキヤパシタは、何ら
支持構造体を用いずに、直接下部導体層１２上に
層を形成することによつても形成され得る。
第１図及第１Ａ図は本発明によるキヤパシタを
形成する連続層を示している。シリコン支持体１
０上に、下部電極を形成する下部導体層１２が付
着されている。この層は支持体の表面上に蒸着又
はスパツタされ、その材料は次の層即ち誘電体層
１４を形成するために用いられる材料の種類に応
じて選択される。例えば、誘電体層１４が高温で
スパツタされる場合又は後に熱処理される場合に
は、下部導体層１２を形成するためにTi／Ｗ又
はTaの如き耐熱導体が用いられる。例えば、誘
電体層１４のスパツタリングだけで後に何ら熱処
理を施さない場合には、Cu又はAlの如き通常の
下部導体が用いられ得る。
上記下部導体層１２上に高誘電率の層が付着さ
れている。この層は下部導体上に直接スパツタさ
れる。誘電体材料の選択には、その層の厚さ及び
誘電体率が最適化される必要がある。誘電率Ｋ＝
15の誘電体が許容され得るキヤパシタンスを達成
するために用いられ得る。しかしながら、電圧破
壊の問題を生じるので、それらは極めて薄く付着
されねばならない。例えば、Ｋ＝30の膜が用いら
れる場合には、BLMパツド２０相互間の間隔が
200μｍの範囲である、一辺が略2032μｍの寸法の
正方形のキヤパシタに形成されるとき、その厚さ
は1000Åにされて、10.5nFが得られる。
この条件を充たす典型的な材料は、非晶質又は
スパツタ時の状態のチタン酸ジルコン酸ランタン
鉛（PLZT）である。この材料の膜は、600乃至
700℃の範囲で適切に熱処理され又は高温でスパ
ツタされる場合には、そのＫは500のオーダーの
値に達し得る。その様に高いＫの値の場合には、
その誘電体の膜の厚さは、その信頼性及び電圧破
壊をより良くするために、相当に増加され得る。
誘電体層１４に用いられ得るもう１つの材料は
BaTiO3である。
高いＫの値の誘電体層１４上に、必要であれば
熱処理の後に、上部導体層１６が表面上に蒸着さ
れる。その金属には、Al又はCu等が選択される。
この技術に於て知られている任意の他の適当な材
料も用いられ得ることは明らかである。次に、石
英（SiO2）の如き絶縁層１８が、上部電極１６
を下部電極１２から分離する様に、上部導体層１
６上にスパツタされる。
本発明に従つて、ボール限定導体（BLM）パ
ツド２０がはんだボール２２の拡がりを限定する
ために規則的配列体で位置付けられている。
Cr／Cu／Auの如き、Siチツプの製造の場合と共
通の材料が用いられ、BLM技術はこの技術分野
に於て周知である。
本発明の重要な特徴は、BLMパツド２０を有
する上面から下部導体層１２へ電気的接続を得る
ための開孔を設けるために貫通孔を用いているこ
とである。従つて、後にBLMパツド２０上には
んだボール２２を配置することにより、上部及び
下部導体との電気的接続が得られる。はんだボー
ルは基板上の同様な足跡上に装着されて、極めて
低いインダクタンスの結合を達成する。
第２図及び第３Ａ図乃至第３Ｅ図は、下部導体
層１２への貫通孔を形成するための工程及び該貫
通孔上にはんだボール２２が配置されている得ら
れた構造体を示している。第３Ａ図は、誘電体層
１４により離隔された上部導体層１６及び下部導
体層１２の始めの付着を示している。それらの典
型的寸法は、下部導体層が3μｍ、上部導体層が
2μｍ、そして誘電体層が0.5乃至1.0μｍの範囲で
ある。それらの結合の半数は下部電極迄達せねば
ならず、それらは第３Ｂ図乃至第３Ｄ図に示され
ている貫通孔を得るための食核によつて達成され
る。第３Ｂ図には、フオトリソグラフイ技術を用
いて上部導体層１６及び誘電体層１４を食刻する
工程を示している。好ましくは、異なる食刻剤が
用いられる。それらの処理技術はこの技術分野に
於て周知である。第３Ｂ図に示されている如く、
この食刻工程によつて、下部電極１２が露出され
る。次に、石英の如き電気的絶縁材の層１８が第
３Ｃ図に示されている如くキヤパシタ表面全体に
付着される。典型的には、この付着は3μｍの範
囲の層を形成する。第３Ｄ図に示されている如
く、再びフオトリソグラフイ技術及び適当な選択
的食刻剤を用いて上記絶縁層１８を食刻すること
により、下部電極１２が再び露出される。この食
核工程は、上記絶縁層１８を分離層として用い
て、上部電極１６を下部電極１２から分離させ
る。
第３Ｅ図に示されている最終工程に於て、本明
細書に示されている従来の材料及び技術を用いて
BLM層２０が付着される。典型的なBLM層は1μ
ｍの範囲である。第２図に示されている如く、は
んだボール２２がBLMパツド２０上に配置され
る。従つて、下部導体への電気的連続性が達成さ
れる。第２図に示されているはんだボールを用い
たはんだパツドの使用は、最適な幾可学的形状の
信頼性を有する接続を達成するための従来の研究
課題であり、それらは、IBM J.Res.
Develop.1969年５月、第266頁乃至第271頁に於
けるK.C.Norris等による“Reliability of
Controlled Collapse Interconnections”と題す
る論文、IBM J.Res.Develop.1969年５月、第239
頁乃至第250頁に於けるL.F.Millerによる
“Controlled Collapse Reflow Chip Joining”
と題する論文、IBM J.Res.Develop.1969年５月、
第251頁乃至第265頁に於けるI.S.Goldmannによ
る“Geometric Optimization of Controlled
Collapse Interconnections”と題する論文、及
びIBM J.Res.Develop.1968年11月、第441頁乃至
第447頁に於けるT.C.Ku等による“Calculation
of Droplet Profiles from Closed−Formed
Solution of Young Laplace Equation”と題す
る論文等に報告されている。
極めて薄い基板上に用いられる、第２図に示さ
れている貫通接続体を達成するには、最終的な貫
通接続体は典型的にはBLMパツド上に74μｍの範
囲の直径を有するはんだボールを有している36μ
ｍの範囲の直径を有し得る。BLMパツド２０は、
適当なはんだの体積とともに、はんだボール２２
の寸法を足跡の接続部と適合する様に制御する。
第４Ａ図乃至第４Ｃ図は、上部導体層１６への
接続体を形成するための工程を示している。下部
導体層１２への貫通孔の達成の場合と同様に、始
めに上部導体層１６、誘電体層１４及び下部導体
層１２が支持体１０上に付着される。第４Ａ図に
示されている次の工程に於て、絶縁層１８が付着
される。これは、第３Ｃ図に示されている工程と
同一の工程である。第４Ｂ図は第３Ｄ図に示され
ている食核と適合する方法による絶縁層１８の食
核を示している。次の工程に於けるBLM層２０
の付着も、第３Ｅ図に示されている付着と適合し
得る。第４Ｂ図に於ける絶縁層１８の食核は上部
導体層１６のみを露出させることは明らかであ
る。
再び第１図に於ける完全なキヤパシタ構造体に
於ては、上部導体層及び下部導体層が切断中に損
傷されない様に、キヤパシタ構造体のBLMパツ
ド領域の周囲に境界が設けられている。それらの
キヤパシタは大きなウエハ上に形成され、すべて
の処理工程が完了したとき該構造体が切断され
て、個々の素子が得られる。上記境界は実質的な
層を切断せずに該構造体を切断するための領域を
与える。
従つて、極めて薄い支持体上に用いられた個別
キヤパシタが本発明によつて達成される。多層セ
ラミツク基板（例えば、アルミナ、ガラス−セラ
ミツク等）の表面上に直接装着されることが出
来、個別の減結合キヤパシタが基板上に設けられ
た集積回路とともに用いられる。はんだボールを
有する足跡上に多数の接続を設けることにより、
極めて低いインダクタンスが得られる。即ち、キ
ヤパシタは、はんだボールの表面を下に向けて、
基板表面上の位置に於ける適合可能なパツドの足
跡と接触する様に、装着される。キヤパシタはチ
ツプに可能な限り近接して装着されることが好ま
しい。
本発明は用いられる材料及び物理的構造に於て
本発明の要旨を逸脱することなく変更され得るこ
とは明らかである。例えば、10×10個のBLMパ
ツドの配列体及び形成されたはんだボールが示さ
れているが、その配列体は多数のはんだボールを
除くことにより基板の設計と適合する様に変更さ
れ得る。しかしながら、接触の数を最大限にする
ことにより、素子のインダクタンスは低下され
る。又、異なる配列体構造も用いられ得る。又、
金属電極はキヤパシタの結合を個別領域に分割す
るために分割され得る。これは、一部に短絡状態
が存在する場合の分離を可能にする。これは又、
多数の電圧レベルを設けるための融通性を与え
る。
【図面の簡単な説明】
第１図は本発明による個別キヤパシタを破断し
て示す図、第１Ａ図は第１図のキヤパシタを破断
して示す斜視図、第２図は下部導体層への貫通結
合を示している第１図のキヤパシタの断面図、第
３Ａ図乃至第３Ｅ図は第２図の貫通接続を形成す
る工程を示す概略図、第４Ａ図乃至第４Ｃ図は上
部導体層への結合を形成する処理工程を示す概略
図である。 １０……シリコン基板即ち支持体、１２……下
部導体層（下部電極）、１４……高いＫの値の誘
電体層、１６……上部導体層（上部電極）、１７
……下部導体層への貫通孔、１８……絶縁層、２
０……ボール限定導体（BLM）層又はパツド、
２２……はんだボール。

Claims (1)

  1. 【特許請求の範囲】 １ 支持体に下部導体層、誘電体層、上部導体層
    及び絶縁層を積層してなるチツプ・キヤパシタで
    あつて、 上記上部導体層を露出させる様に上記絶縁層を
    貫通する複数個の第１群の貫通孔と、 上記下部導体層を露出させる様に上記絶縁層、
    上記上部導体層及び上記誘電体層を貫通する複数
    個の第２群の貫通孔であつて、上記上部導体層を
    絶縁する様に上記第２群の貫通孔内の上記上部導
    体層の側壁に沿つて上記絶縁層が延びる様構成さ
    れてなるものと、 上記露出された導体層に電気的に接触する様に
    上記貫通孔上及び該貫通孔内に選択的に付着され
    た分離されたはんだ部とを有するチツプ・キヤパ
    シタ。
JP57081726A 1981-07-21 1982-05-17 チツプ・キヤパシタ Granted JPS5815219A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US285650 1981-07-21
US06/285,650 US4439813A (en) 1981-07-21 1981-07-21 Thin film discrete decoupling capacitor

Publications (2)

Publication Number Publication Date
JPS5815219A JPS5815219A (ja) 1983-01-28
JPS6348417B2 true JPS6348417B2 (ja) 1988-09-29

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ID=23095143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57081726A Granted JPS5815219A (ja) 1981-07-21 1982-05-17 チツプ・キヤパシタ

Country Status (5)

Country Link
US (1) US4439813A (ja)
EP (1) EP0070380B1 (ja)
JP (1) JPS5815219A (ja)
CA (1) CA1182583A (ja)
DE (1) DE3273531D1 (ja)

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