JPS5815219A - チツプ・キヤパシタ - Google Patents

チツプ・キヤパシタ

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JPS5815219A
JPS5815219A JP57081726A JP8172682A JPS5815219A JP S5815219 A JPS5815219 A JP S5815219A JP 57081726 A JP57081726 A JP 57081726A JP 8172682 A JP8172682 A JP 8172682A JP S5815219 A JPS5815219 A JP S5815219A
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capacitor
conductor layer
substrate
dielectric
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ア−ビング・フエインバ−グ
ジエ−ムズ・エヌ・ヒユメニツク
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
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    • Y10T29/435—Solid dielectric type

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  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Ceramic Capacitors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は半導体チップのための基板の表面に取付けられ
た構成素子として用いられる個別の減結合キ′ヤパシ夛
に係る。
先行技術 多層セラミックＶＬＳＩチップ・パッケージング基板は
、軟らかいセラミック材料より成る多数の可撓性未焼成
シートラ用いて形成される。それらのシートは一般にグ
リーンシートとして知られて″おり、周知のパターンで
パンチされ′ｆＣ，貫通孔を有している次に、上記グリ
ーンシートに個性化された配線パターンを形成しそして
上記貫通孔を充填するために、導電性ペーストが金属マ
スクを通してスクリーン印刷される。多数のグリーンシ
ート層が積重ねられ、相互に圧縮されて半硬化された積
重ね即ち積一体が形成され、そ１れから焼成されて、完
成されたＶＬＳ　Ｉチップ用基板が形成される。
上記基板表面−Ｆに、半導体チップの配列体が装着され
、該基板にはチップ内及びチップ間のすべての電気的接
続体が設けられている。基板の上面に於て、各チップ領
域はチップのための貫通接続体（Ｃ４パッド又はマイク
ロソケット）の配列体から成る。各チップ領域の周囲に
は、技術変更、即ちチップ又は基板中の修正可能な欠陥
を修正するための配線接続体のための領域が基板上に配
Ｉｆｔされている。
進んだ半導体同格は減結合キャパシタを用いている。減
結合キャパシタは、回路動作とは独立して充電され、そ
して速い遷移の回路スイッチング全最少の雑音で可能に
する電流を基板再分配層を経て分配するために放電され
る。通常、それらの素子は　チップから離隔して回路板
−ヒに装着されている。１つの望ましい技術は、基板表
面に取付けられた個別の構成素子として減結合キャパシ
タを用いることである。より近接した物理的配置はチッ
プのより速いスイッチング速度全可能にする不可欠な要
素である。その様に用いられた場合には、該構成素子の
キャパシタンスが重要であるだけでなく、更にそのイン
、ダクタンスも全体的性咋に対して極めて重要である。
個別キャパシタのインダクタンスは、該キャパシタとチ
ップを支持する基板との間の相互接続体の数に正比例す
る。接続体の数がより多いことが望ましく、その結１．
ｌｊより小さいインダクタンスを生じる。咀に、キャパ
。
シタが論理チップにより近く装置されていればいる程、
インダクタンスはより小さくなる１、多数の従来技術に
よる個別キャパシタ素子が知られているが、それらはい
ずれも、基斗反自体が県債化さ′ｉ″した配線パターン
を含んでいる、極めて小さいインダクタンスの個別キャ
パシタに直接関連するものではなく、又個別チップ領域
の位置に於て埋設された導電性配線パターン及び多数の
貫通接続体を有する多層セラミックである支持構造体」
―に用いられる個別の減結合キャパシタに関連するもの
でもない。従来技術による回路、板−１−に装着された
薄膜キャパシタは例えば米国特許第３８１９９９０号及
び第４１５８２１８号の明細書等に示されている。絶縁
性基板とキャパシタを含む電気的構成素子とを用い得る
回路板組立体の典細的技術は、米国特許第４１３９８８
１号及び第４１６４７７８号の明細書に示されている。
個別素子を基板、ヒに整合式せる技術は、米国特許第３
８１１１８６号の明細書に於て論じられている。しかし
ながら、それらの従来技術はいずれも、基板上にパッド
接続体を用いそしてキャパシタが接続される基板の面に
寸法的に、機械的に、そして電気的に適合する薄膜方法
を用いている、個別チップ・キャパシタに関連するもの
ではない。
本発明の要旨 本発明の目的は、集積回路のための基板の表面に取付け
られた個別減結合キャパシタ全提供することである。
本発明の他の目的は、低インダクタンスであり、簡単で
ありそしてＶＬＳＩパッヶー宍グ隙術と寸法的に適合し
得るキャパシタを提供することである。
本発明の他の目的は、集積回路＜版上に装置にｆ芒れる
ために寸法的に適合し得る極めて小さい寸法を有する個
別素子のキャパシタを提供することである。
本発明の更に他の目的は、セラミック及び他の適当な基
板（例えば、アルミナ、ガラス−セラミック等）上に用
いられる減結合キャパシタを提供することである。
本発明の一ヒ記及び他の目的は、支持体上に形成された
実質的チップ・キャパシタによって達成される。下部導
体層即ち下部電極が支持体表面上（・こ蒸着又はスパッ
タすることによって形ＦｉＫｌ’Ｌる１゜次に、誘電体
４が下部導体層上に直接スパッタすることによって形成
される。典型的な誘電体材料はチタン酸ジルコン酸ラン
タン鉛（ＰＬ’ＺＴ）である。次に、上部導体層即ち上
部電極−’＋ｊＬ＝記誘電体層上に付着され、その上に
スパッタされた石英、ポリイミド等の如き絶縁鳴が設け
られる。それから、導電性はんだボールの拡がりを限定
するためにボール限定導体（ＢＬＭ）が用いられる５、
装置１パッドに多数の接続を設けてキャパシタのインダ
クタンスケ低下させるために、はんだボールの配列体が
用いられる。
個別キャパシタそれ自体は、２組の貫通孔、叩ち絶縁１
・４中に延びて−に部導体層を露出させる第１組の貫通
孔と、絶Ｒ層、−Ｌ部導体層及び誘電体層中に延びて下
部導体層を露出させる第２組の貫通孔とを用いている。
チップ領域に於けるキャパシタ装置位置とそれらの導体
層との間に電気的連続性を設けるために、相互に分離さ
れたはんだボールが各貫通孔上に於て絶縁層上に付着き
れる。
本発明の好実施例 第１Ａ図は本発明による個別キャパシタ全破断して示す
斜視図である。そのキャパシタは薄膜処理ヲ晦せる材料
であるシリコンの基板１１［］ち支持体１０ヒに装着さ
れている。その支持体１０は電気的に不活性であり、従
って通常のＳ’　ｉチップのための電気的仕様を充たし
ていないウエノ・が本発明によるキャパシタのための支
持体として用いられ得る。又、表面が適切に整えられた
ガラス、ガラス−セラミック又はセラミックの支持体も
、本発明によるキャパシタの基体として用いられ得ろこ
とは明らかである。更に、そのキャノくシタ＋４、ｆｉ
ｉｌら支持構造体を用いずに、直接下部導体１・’／ｊ
　１２　トに層全形成することによっても形成きれイ！
する、。
第１図及び第１Ａ図は本発明によるキャノ々ンタを形成
する連続層を示している。シリコン支持体１０上に、下
部電極を形成する下部導体層１２が付着てれている。こ
の層は支持体の表向上に久着又ｊはスパッタされ、その
材料は次の１−叩ち誘′屯体１１４’ｉ形ｈｌｊするた
めて用いられる材料の種類に応じて選択される。例えば
、誘電体［・☆１４が高温でスパッタされる場合又は後
に熱処理σｆｔ、る用台には、下部導体層１２を形成す
るためにＴ　ｉ　／　Ｗ又はＴａの如き耐熱導体が用い
られる３１例えば、誘電体層１４のスパッタリングだけ
で後に側ら熱処理を施さない場合には、Ｃｕ又はＡｔの
如き通常の下部導体が用いられ得る。
上記下部導体へ〜１１２上に高誘電率の層が付着されて
いる。この鳴は下部導体−ヒに直接スパッタされる。誘
電体材料の選択に）は、その層の厚さ及び誘′覗率が最
適化される必要がある。誘電率に＝１５の誘電体が詐称
され得るキャパシタンス全達成するために用いられ得る
。しかしながら、電圧破壊の間ｔｔ＜Ｗ生じるので、そ
れらは極めて薄く付着されねばならない。例えば、Ｋ＝
３０の嘆が用いられる場合には、ＢＬＭパッド２０相互
間の間隔が２００μｍの範囲である、−辺が略２０３２
μｍの寸法の正方形のキャパシ〉に形成されるとき、そ
の厚さは１ｃ＋ｏｏｉにされて、１０．５ｎＦが得られ
る。
この条件を充たす叫型的な材料は、非晶質又はスパッタ
時の状態のチタン酸ジルコン噴ランタン鉛（ＰＬＺＴ）
である。゛この材料の膜は、６００乃至７００℃の範囲
で適切に熱処理され又は高温でスパッタきれる場合には
、そのＫは５００のオーダーの値に達し得る。その様に
高いＫの値の場合には、その誘電体の膜の厚さは、その
信頼性及び電圧破壊をより良くするために、相当に増加
され得る。誘電体層１４に用いられ得るもう１つの。
材料はＢａＴｉＯ３である。
高いＫの値の誘電体層１４上に、必要であＪしば熱処理
の後に、−Ｌ部導体層１６が表面−ヒに蒸着される。そ
の金属には、Ａｔ又はＣｕ等が選択される。この技術に
於て知られている任意の他の適当な材料も用いられ得る
ことは明らかである。次（で、石英（ＳｉＯｚ）の如き
絶縁層１８が、上部電極１６を下部型４１２から分離す
る様に、ｈ部導体ｊ・１１６トｌでスパッタされる。
本発明に従って、ボール限定導体（ＢＬＭ）・；ラド２
０が各′（ハんだボール２２の拡がりを限定するために
規則的配列体で位置付けられている１、Ｃ「／　Ｃｕ　
／　Ａ　ｕの如き、Ｓｉチップの製造の場合と共通の材
料が用いられ、ＢＬＭ技術はこの技術分野に於て間知で
ある。
本発明の重要な特徴は、ＢＬＭパッド２０を有する上面
から下部導体層１２へ電気的接続”ｋ得るための開化を
設けるために貫通孔を用いていることである。従って、
後にＢＬＭパッド２［］、ｌ：にはんだボール２２を配
置することにより、−上部及び下部導体との電気的接続
が得られる。はんだボールｊｄ埃板トの同様な邑１作Ｈ
に装着されて、極めて低いインダクタンスの結合を達成
する。
第２図及び第６Ａ図乃至第６Ｅ図は、下部導体層１２へ
の貫通孔を形成するための工程及び該貫通孔上にはんだ
ボール２２が配置されてい為得られた構造体を示してい
る。第５Ａ図は、誘電体層１４により離隔された上部導
体層１６及び下部導体層１２の始めの付着を示して′い
る。それらの典型的寸法は、下部導体ｊ】が６μｍ１上
部導体層が２μｍ１そして誘電体層が０．５乃至１．０
μｍの範囲である。それらの結合の半数は下部電極布達
せねばならず、それら１は第３Ｂ図乃至第３Ｄ図に示さ
れている貫通孔を得るための食刻によって達成される。
第３Ｂ図は、フォトリソグラフィ技術を用いて−Ｌ部導
体１嗜１６及び誘電体層１４を食刻する工程ケ示してい
る。好捷しくけ、異なる食刻剤が用いられる。それらの
処理技術はこの技術分野に於て間知である。第３Ｂ図に
示きれている如く、この食刻工程によって、下部電極１
２が露出される。次に、石英の如き電気的絶縁材の層１
８が第３Ｃ図に示されている如くキャパシタ表面全体に
付着される。典型的には、この付着は３μｍの範囲の鴫
を形成する。第３Ｄ図に示されている如く、再びフォト
リソグラフィ技術及び適当な選択的食刻剤を用いて上記
絶縁層１８全食刻することにより、下部電極１２が再び
露出きれる。この食刻工程は、上記絶・・夛層１８を分
＠層として用いて、上部電極１６を下部電極１２から分
離させる。
第５Ｅ図に示されている吸終工程に於て、本明細書に示
されている従来の材料及び技術ケ用いてＢＬＭＩ脅２０
が付着でれる。典型的なりＬＭ層は１μｍの範囲である
。第２図に示されている如く、はんだボール２２が８５
Ｍパッド２０上に配＋４される。従って、下部導体への
電気的連続性がｌＩｈ１でれる。第２図に、示されてい
るはんだポールヲ用いたはんだパッドの使用は、最適な
幾何学的形状の信頼性を有する接続を達成するため、の
従来の研Ｄｅｖｅｌｏｐ、　　１９６９年５月、第２６
６頁乃至第２７１頁に於けるに、Ｃ，Ｎｏｒｒｉｓ等に
よる”′Ｒｅ１ｉａｂｉｌｉｔｙ　　ｏｆ　　Ｃｏｎｔ
ｒｏｌｌｅｄ　　Ｃｏ１１ａｐｓｅＩｎｔｅｒｃｏｎｎ
ｅｃｔｉｏｎｓ　”　と題する論文、ＩＢ−Ｎ−ユ、Ｒ
ｅｓ、Ｄｅｖｅｌｏｐ−１９６９年５月、第２６９負乃
至第２５０頁に於けるり、　　Ｆ、　Ｍｉｌｌｅｒによ
る”　Ｃｏｎｔｒｏｌｌｅｄ　Ｃｏ１１ａｐ’ａｅ　　
ＲｅｆｌｏｗＣｈｉｐ　　Ｊｏｉｎｉｎｇ　　”と頌す
る論文、ＩＢＭ　　Ｊ。
Ｒｅｓ、　Ｄｅｖｅｌｏｐ、　１９６９年５月、第２５
１頁乃至第２６５０に於ける１、　　Ｓ、　Ｇｏｌｄｍ
ａｎｎによる’　Ｇｅｏｍｅｔｒｉｃ　　Ｏｐｔｉｍｉ
ｚａｔｉｏｎ　　０ｆＣｏｎｔｒｏｌｌｅｄ　　Ｃｏ１
１ａｐａｅ　　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓと明
する論文、及びＬ１芭Ｊ工に虹り以−１し上１９６８年
１１月、第４４１貞乃至第４４７頁に於けるＴ、　　Ｃ
，Ｋｕ等による”　Ｃａ１ｃｕｌａｔｉｏｎｏｆ　　Ｄ
ｒｏｐｌｅｔ　　Ｐｒｏｆｉｌｅｓ　　ｆｒｏｍ　Ｃ１
ｏｓｅｄ−Ｆｏｒｍｅｄ　　５ｏｌｕｔｉｏｎ　　ｏｆ
　　Ｙｏｕｎｇ　　ＬａｐｌａｃｅＥ　ｑ　ｕ　ａ　ｔ
　ｉ　ｏ　ｎ　”と題する論文等に報告されている。
極めて薄い基板上に用いられる、第２図に示されている
道通接続体を達成するには、最終的な只７０− 通接続体は典型的にｒｒｊ：、　Ｂ　Ｌ　Ｍパッド上に
７４μｍの範囲の直径を有する（はんだボールを有して
いる３６μｍの範囲の直径を有し得る。ＢＬＭ−（ラド
２０（１、適当なはんだの体積とともに、はんだボール
２２の寸法を足跡の接続部と適合する様に制御する、。
第４Ａ図乃至第４Ｃ図は、上部導体層１６への接続体音
形成するための工程を示している。下部導体層１２への
貫通孔の達成の場合と同様に、−始めに上部導体−１６
、誘電体層１４及び下部導体「鰻１２が支持体１０上に
付着される。第４Ａ図に示されている次の工程に於て、
絶＆を層１８が付着”される。これは、第３Ｃ図に示さ
れている工程と同一の工程である。第４Ｂ図は第３Ｄ図
に示されている食刻と適合する方法による絶縁層１８の
食刻全示している二次の工程に於けるＢ　Ｌ’Ｍ　ｌ’
４’　２０−の付着も、第５Ｅ図に示されている付着と
適合し得る。第４Ｂ図に於ける絶縁層１８の食１１１は
上部導体層１６のみを露出させることは明らかである。
。 再び第１図に於ける完全なキャノ（シタ１創告体に於て
は、−上部導体層及び下部導体層が切断中に損傷されな
い様に、キャパシタ構造体のＢＬＭパッド領域の周囲に
噴界が設けられている。それらのキャパシタは大きなウ
ェハ上に形成され、すべての処理工程が完了したとき該
構造体が切断されて、個々の素子が得られる。上記境界
は実質的なＱを切断せずに核構造体を切断するための領
域會与える。
従って、極めて薄い支持体上に用いられた個別キャパシ
タが本発明によって達成される。多層セラミック基板（
例えば、アルミナ、ガラス−セラミック等）の表面りに
直接装着されること力；出来、個別の減結合キャパシタ
が基板−ヒに設けられた集積回路とともに用いられる。
ｌｌ−ｔんだボールを有する足跡上に多数の接続を設け
ることにより、極めて低いインダクタンスが得られる。
即ち、キャパシタは、（Ｌ′ｉんだボールの表面を下に
向けて、基板表面上の位置に於ける適合可能なパッドの
足跡と接触する様に、装着される。キャパシタはチップ
に可能な限り近接して装着されることが好ましい。
本発明１は用いられる材料及び物理的構造に於て本発明
の要旨を逸脱することなく変更され得ることは明らかで
ある。例えば、１０ｘ１０個のＢＬＭパッドの配列体及
び形成されたはんだボールが示されているが、その配列
体は多数のはんだボールを除くことにより基板の設計と
適合する様に変更され得る。しかしながら、接触の数を
最大限にすることにより、素子のインダクタンスは低下
される。又、異なる配列体構造も用いられ得る。父、金
属電極はキャパシタの結合を個別領域に分割するために
分割され得る。これは、一部に短絡状態が存在する場合
の分離を可能にする。これは父、多数の電圧レベルを設
けるための融通性を与える、。
【図面の簡単な説明】
第１図Ｉｉ本発明による個別キャパシタを破断しく示す
図、第１八図は第１図のキャパシタを破１すｉして示す
斜視図、第２図は下部導体層への貫通結合を示している
第１図のキャパシタの断面図、第５Ａ図乃至第３Ｅ図（
ｒｉ第２図の貫通接続を形ＦＪｖ、する工程を示す概略
図、第４Ａ図乃至第４Ｃ図は−Ｆ部導体層への結合を形
成する処理工程を示す概略図である。 １０・・・・シリコン基板即ち支持体、１２・・・・下
部導体層（下部電極）、１４・・・・高いＫの値の誘電
体層、１６・・・・上部導体層（上部電極）、１７・・
・・下部導体ｌ−への貫通孔、１８・・・・絶ｔｉｎ、
２０・・・・ボール限定導体（ＢＬＭ）啼又はパッド、
２２・・・・はんだボール。 出願人　　インタ〒カシヲカル・ビジネス・マシ→Ｘズ
・コーポレーラタン第１頁の続き ■発　明　者　アラン・プラット アメリカ合衆国ニューヨーク州 ラグランジビル・ボックス３２７ プリング・ロード・アール・デ ィ２番地

Claims (1)

    【特許請求の範囲】
  1. 下部導体層と、上記下部導体層上に被覆された誘電体層
    と、上記誘電体層上に被覆された上部導体層と、−Ｆ肥
    土部導体層上に被覆された絶縁層と、上記絶縁層中に延
    びて上記上部導体層を露出させる第１貫通孔と、上記上
    部導体層の側壁が上記絶縁層により覆われて絶縁される
    様に上記絶縁層、上ト己上部導体層及び上記誘電体層中
    に延びて上記下部導体層を露出させる第２買通孔と、上
    記の露出さ：ｆｉた導体１ｉと電気的に接触する様に上
    記貫通孔−ヒ及び該貫通孔内に於て上記絶線層上に選択
    的に付着された分離されたはんだ部とを有する、チップ
    ・キャパシタ。
JP57081726A 1981-07-21 1982-05-17 チツプ・キヤパシタ Granted JPS5815219A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US285650 1981-07-21
US06/285,650 US4439813A (en) 1981-07-21 1981-07-21 Thin film discrete decoupling capacitor

Publications (2)

Publication Number Publication Date
JPS5815219A true JPS5815219A (ja) 1983-01-28
JPS6348417B2 JPS6348417B2 (ja) 1988-09-29

Family

ID=23095143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57081726A Granted JPS5815219A (ja) 1981-07-21 1982-05-17 チツプ・キヤパシタ

Country Status (5)

Country Link
US (1) US4439813A (ja)
EP (1) EP0070380B1 (ja)
JP (1) JPS5815219A (ja)
CA (1) CA1182583A (ja)
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