JPS63204584A - 磁気バブルメモリ素子 - Google Patents
磁気バブルメモリ素子Info
- Publication number
- JPS63204584A JPS63204584A JP62034662A JP3466287A JPS63204584A JP S63204584 A JPS63204584 A JP S63204584A JP 62034662 A JP62034662 A JP 62034662A JP 3466287 A JP3466287 A JP 3466287A JP S63204584 A JPS63204584 A JP S63204584A
- Authority
- JP
- Japan
- Prior art keywords
- bubble
- minor
- minor loop
- groups
- major
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
メジャーマイナー構成をもつ磁気バブルメモリ素子であ
って、複数のメモリブロックよりなり、各メモリブロッ
クは少なくとも２つのマイナーループ群を有し、各マイ
ナーループ群にはバブル発生器を有する１本のメジャー
ラインと、該メジャーラインと各マイナーループ間にそ
れぞれ設けられたスワップ動作とレプリケート動作を兼
用できるゲートを設け、各マイナーループ群の各メジャ
ーラインの終端を合流させてバブル検出器に接続した構
成とすることにより大容量のバブルメモリ素子を構成可
能とする。
って、複数のメモリブロックよりなり、各メモリブロッ
クは少なくとも２つのマイナーループ群を有し、各マイ
ナーループ群にはバブル発生器を有する１本のメジャー
ラインと、該メジャーラインと各マイナーループ間にそ
れぞれ設けられたスワップ動作とレプリケート動作を兼
用できるゲートを設け、各マイナーループ群の各メジャ
ーラインの終端を合流させてバブル検出器に接続した構
成とすることにより大容量のバブルメモリ素子を構成可
能とする。
（産業上の利用分野〕
本発明は電子計算装置等の記憶装置に用いられる磁気バ
ブルメモリ素子に関するもので、さらに詳しく言えばそ
の構成法に関するものである。
ブルメモリ素子に関するもので、さらに詳しく言えばそ
の構成法に関するものである。
磁気バブルメモリ素子は、例えばガドリニウム・ガリウ
ム・ガーネット、ｆｉｉ結晶等の非磁性基板の上に液相
エピタキシャル成長法により磁性ガーネットの薄膜を形
成し、その上にパーマロイ等の軟磁性薄膜を用いたハー
フディスク型等のパターンを行列させたバブル転送路を
形成したものであり、バブル発生器より情報に従って発
生させたバブルを転送路に導き、そのパターンにバブル
がある場合を“１”、ない場合を“０”として情報を記
憶し、読み出しは磁気抵抗効果を利用したバブル検出器
により読み出すようになっている。そして素子構成とし
ては情報のアクセスタイムを短縮するため情報格納部を
多数のマイナーループに分けたメジャーマイナー構成が
一般的となっており、さらにマイナーループを２群に分
けたＯＤＤ −ＥＶＥＮ方弐が用いられている。
ム・ガーネット、ｆｉｉ結晶等の非磁性基板の上に液相
エピタキシャル成長法により磁性ガーネットの薄膜を形
成し、その上にパーマロイ等の軟磁性薄膜を用いたハー
フディスク型等のパターンを行列させたバブル転送路を
形成したものであり、バブル発生器より情報に従って発
生させたバブルを転送路に導き、そのパターンにバブル
がある場合を“１”、ない場合を“０”として情報を記
憶し、読み出しは磁気抵抗効果を利用したバブル検出器
により読み出すようになっている。そして素子構成とし
ては情報のアクセスタイムを短縮するため情報格納部を
多数のマイナーループに分けたメジャーマイナー構成が
一般的となっており、さらにマイナーループを２群に分
けたＯＤＤ −ＥＶＥＮ方弐が用いられている。
〔従来の技術］
従来の１６Ｍビットバブルメモリ素子は１つのマイナー
ループのビット長が約４１００ｂｉｔ前後で１メモリブ
ロツク中にこのマイナーループが約６００本（冗長ルー
プを含む）近くあり、２Ｍｂｉｔ／メモリブロック×８
メモリブロック−１６Ｍｂｉｔで構成されていた。１つ
のメモリブロックの構成は第６図に示す如くである。
ループのビット長が約４１００ｂｉｔ前後で１メモリブ
ロツク中にこのマイナーループが約６００本（冗長ルー
プを含む）近くあり、２Ｍｂｉｔ／メモリブロック×８
メモリブロック−１６Ｍｂｉｔで構成されていた。１つ
のメモリブロックの構成は第６図に示す如くである。
第６図は従来のＯＤＤ −ＥＶＩＥＮ方式のブロック図
で２ Ｍｂｉｔの容量をもつ。左側がＯＤＤで右側がＥ
ＶＥＮである。ブートループは省略しである。■ループ
のビット長は４０９９ｂ＋ｔで、これが５８４本で１メ
モリブロツクを構成している。ＯＤＤ 、 ＥＶＥＮ側
それぞれに書き込み用メジャーライン１，１′に接続さ
れたスワップゲートＳと、読み出し用メジャーライン２
．２′に接続されたレプリケートゲートＲとを備え、読
み出し用メジャーライン２，２′は終端で合流して検出
器３に接続されている。
で２ Ｍｂｉｔの容量をもつ。左側がＯＤＤで右側がＥ
ＶＥＮである。ブートループは省略しである。■ループ
のビット長は４０９９ｂ＋ｔで、これが５８４本で１メ
モリブロツクを構成している。ＯＤＤ 、 ＥＶＥＮ側
それぞれに書き込み用メジャーライン１，１′に接続さ
れたスワップゲートＳと、読み出し用メジャーライン２
．２′に接続されたレプリケートゲートＲとを備え、読
み出し用メジャーライン２，２′は終端で合流して検出
器３に接続されている。
上記従来の方式では、マイナーループのビット長が４０
９９と長いため平均アクセスタイムが遅い（〜２２ｍ５
）という欠点がある。４Ｍｂｉｔデバイスのそれに（１
１，２ｍ５）比べ約２倍遅くなっている。
９９と長いため平均アクセスタイムが遅い（〜２２ｍ５
）という欠点がある。４Ｍｂｉｔデバイスのそれに（１
１，２ｍ５）比べ約２倍遅くなっている。
このために駆動周波数を１００にＩｌｚから２００ＫＩ
Ｉｚへと上げる必要があるが、これはコイルへの印加電
圧、発熱といった点で問題が多い。また１マイナールー
プ長を２分割してマイナーループ長を２０５３近辺にす
ることもアクセスタイムを上げる方法として考えられる
が、この方法はスワップゲート並びにレプリケートゲ−
１・が更に２倍必要となり、その結果端子数が増加し、
また限られたメモリ領域のゲート部分の占める面積比が
現在の約１１％から２倍の２２％へと拡大してしまい面
積効率が悪くなる。
Ｉｚへと上げる必要があるが、これはコイルへの印加電
圧、発熱といった点で問題が多い。また１マイナールー
プ長を２分割してマイナーループ長を２０５３近辺にす
ることもアクセスタイムを上げる方法として考えられる
が、この方法はスワップゲート並びにレプリケートゲ−
１・が更に２倍必要となり、その結果端子数が増加し、
また限られたメモリ領域のゲート部分の占める面積比が
現在の約１１％から２倍の２２％へと拡大してしまい面
積効率が悪くなる。
本発明はこのような点にかんがみて創作されたもので、
節易な構成でアクセスタイムが早い大写ＦＪ、 Ｇｉｌ
気バブルメモリ素子を提供することを目的としている。
節易な構成でアクセスタイムが早い大写ＦＪ、 Ｇｉｌ
気バブルメモリ素子を提供することを目的としている。
このため本発明においては、メジャーマイナー構成を持
つ磁気バブルメモリ素子において、複数のメモリブロッ
クよりなり、各メモリブロックは少なくとも２つのマイ
ナーループ群を有し、各マイナーループ群にはバブル発
生器を有する１本のメジャーラインと、該メジャーライ
ンと各マイナーループ間にそれぞれ設けられたスワップ
動作とレプリケート動作を兼用できるゲートを設け、各
マイナーループ群の各メジャーラインの終端を合流させ
てバブル検出器に接続した構成とすることにより大容量
のバブルメモリ素子を構成可能とした。具体的には第１
図に例示するように、１つのマイナーループｍのビット
長を２０００〜２１００ビツトの範囲とし、各マイナー
ループｍにはスワップ動作とレプリケート動作を兼用で
きるゲートＲ／Ｓを１個づつ設け、読み出し書き込み動
作は共通した１本のメジャーラインＭを介して行い、５
１２本以上の該マイナーループｆｎを前後半あるいは偶
奇の番号付けで２つのグループＡ、Ｂに分割し、それぞ
れのグループに対して１本づつのメジャーラインＭをメ
ジャーマイナー構成となる様接続し、該２本のメジャー
ラインＭｌ、Ｍ２の始端には１個づつのバブル発生器Ｇ
ｌ、Ｇ２を設け、終端は１本に合流させ、更にその後に
１個のバブル検出器りを設け、これらの要素を集めたＩ
Ｍビット以上の容量をもつメモリブロックを１つの単位
とし、該メモリブロックを８個あるいは１６個集めて成
ることを特徴としている。
つ磁気バブルメモリ素子において、複数のメモリブロッ
クよりなり、各メモリブロックは少なくとも２つのマイ
ナーループ群を有し、各マイナーループ群にはバブル発
生器を有する１本のメジャーラインと、該メジャーライ
ンと各マイナーループ間にそれぞれ設けられたスワップ
動作とレプリケート動作を兼用できるゲートを設け、各
マイナーループ群の各メジャーラインの終端を合流させ
てバブル検出器に接続した構成とすることにより大容量
のバブルメモリ素子を構成可能とした。具体的には第１
図に例示するように、１つのマイナーループｍのビット
長を２０００〜２１００ビツトの範囲とし、各マイナー
ループｍにはスワップ動作とレプリケート動作を兼用で
きるゲートＲ／Ｓを１個づつ設け、読み出し書き込み動
作は共通した１本のメジャーラインＭを介して行い、５
１２本以上の該マイナーループｆｎを前後半あるいは偶
奇の番号付けで２つのグループＡ、Ｂに分割し、それぞ
れのグループに対して１本づつのメジャーラインＭをメ
ジャーマイナー構成となる様接続し、該２本のメジャー
ラインＭｌ、Ｍ２の始端には１個づつのバブル発生器Ｇ
ｌ、Ｇ２を設け、終端は１本に合流させ、更にその後に
１個のバブル検出器りを設け、これらの要素を集めたＩ
Ｍビット以上の容量をもつメモリブロックを１つの単位
とし、該メモリブロックを８個あるいは１６個集めて成
ることを特徴としている。
２群に分けたマイナーループをそれぞれ１本のメジャー
ラインＭにスワップ動作とレプリケート動作を兼用でき
るゲートＲ／Ｓを介して接続し、該メジャーラインＭを
介して書き込み読み出しを行うように構成したことによ
り、端子数をあまり増加させずにアクセスタイムの早い
大容量の磁気バブルメモリ素子を構成可能とする。
ラインＭにスワップ動作とレプリケート動作を兼用でき
るゲートＲ／Ｓを介して接続し、該メジャーラインＭを
介して書き込み読み出しを行うように構成したことによ
り、端子数をあまり増加させずにアクセスタイムの早い
大容量の磁気バブルメモリ素子を構成可能とする。
第１図は本発明の実施例を示す図である。
本実施例は第６図に示した従来例のメモリブロックを２
つに分割し、それぞれを０００とＥＶＥＮに更に分けた
例である。従がって１メモリブロツク（第１図の左半分
）には１本のビット長が２０５３ｂｉｔである５８４木
のマイナーループ（５１２木のデータループ＋１２本の
ＥＣＣループ＋６０本の冗長ループ）群Ａ、Ｂが左にＯ
ＤＤ、右にＥＶＥＮの形で配置されている。そしてマイ
ナーループ群Ａ、Ｂに対してはそれぞれ読み出し書き込
みが共用の１本のメジャーラインＭｌ、Ｍ２がスワップ
動作とレプリケ−１・動作が兼用できるゲートＲ／Ｓを
介して接続されている。またそれぞれのメジャーライン
Ｍｌ。
つに分割し、それぞれを０００とＥＶＥＮに更に分けた
例である。従がって１メモリブロツク（第１図の左半分
）には１本のビット長が２０５３ｂｉｔである５８４木
のマイナーループ（５１２木のデータループ＋１２本の
ＥＣＣループ＋６０本の冗長ループ）群Ａ、Ｂが左にＯ
ＤＤ、右にＥＶＥＮの形で配置されている。そしてマイ
ナーループ群Ａ、Ｂに対してはそれぞれ読み出し書き込
みが共用の１本のメジャーラインＭｌ、Ｍ２がスワップ
動作とレプリケ−１・動作が兼用できるゲートＲ／Ｓを
介して接続されている。またそれぞれのメジャーライン
Ｍｌ。
Ｍ２の始端にはバブル発生器Ｇｌ、Ｇ２が設けられ、終
端はＰ部で合流し、更にその後に検出器りが１つ設けら
れている。なお前記のスワップ動作とレプリケート動作
が兼用できるゲートＲ／Ｓの例としては第２図に示ずゲ
ートがＩＥＥＥ Ｔｒａｎｓ ｏｎＭａｇｎ、、ｖｏｌ
ＭＡＧ−１５，Ｎｏ、６ Ｐ１６９２（１９７９）に
発表されている。またバブル発生器ＣＩ 、Ｇ ２はそ
のバブル発生動作が互いに排他的に生ずる様に、外部回
路で制御する必要がある。そうしない場合には、スワッ
プ動作後において、第３図に示すようにＯＤＤ側のメジ
ャーラインＭｌには書き込まれなかったＥＶＥＮ側の情
報（黒丸印）と、書き換えられたマイナー内の古い情報
（白丸印）とがあり、ＥＶＥＮ側のメジャーラインＭ２
には書き込まれなかったＯＤＤ側の情報（白丸印）と書
き換えられたマイナー内の古い情報とがありそれらが合
流点で互いにぶつかるため浮遊バブルとなって誤動作の
原因となる。シリアルデータを回路的にＯＤＤとＥＶＥ
Ｎとに振り分けてバブル発生器Ｇ１とＧ２へ振り分ける
方法としては、例えば第４図に示すような１個のＪＫＦ
／Ｆ回路ＩＯ回路低ＯＡＮＤ回路１１ 、１２を用いた
回路を使用すれば良い。これによりＧ１がＯＤＤ情報を
発生している時はＧ２は動作せず、Ｇ２がＥＶＥＮ情報
を発生している時はＧ１は動作しないといういわゆる排
他的な動作が可能となる。１メモリブロツクを前半と後
半とに分ける方式でも同様な操作を行えば良いことは自
明である。
端はＰ部で合流し、更にその後に検出器りが１つ設けら
れている。なお前記のスワップ動作とレプリケート動作
が兼用できるゲートＲ／Ｓの例としては第２図に示ずゲ
ートがＩＥＥＥ Ｔｒａｎｓ ｏｎＭａｇｎ、、ｖｏｌ
ＭＡＧ−１５，Ｎｏ、６ Ｐ１６９２（１９７９）に
発表されている。またバブル発生器ＣＩ 、Ｇ ２はそ
のバブル発生動作が互いに排他的に生ずる様に、外部回
路で制御する必要がある。そうしない場合には、スワッ
プ動作後において、第３図に示すようにＯＤＤ側のメジ
ャーラインＭｌには書き込まれなかったＥＶＥＮ側の情
報（黒丸印）と、書き換えられたマイナー内の古い情報
（白丸印）とがあり、ＥＶＥＮ側のメジャーラインＭ２
には書き込まれなかったＯＤＤ側の情報（白丸印）と書
き換えられたマイナー内の古い情報とがありそれらが合
流点で互いにぶつかるため浮遊バブルとなって誤動作の
原因となる。シリアルデータを回路的にＯＤＤとＥＶＥ
Ｎとに振り分けてバブル発生器Ｇ１とＧ２へ振り分ける
方法としては、例えば第４図に示すような１個のＪＫＦ
／Ｆ回路ＩＯ回路低ＯＡＮＤ回路１１ 、１２を用いた
回路を使用すれば良い。これによりＧ１がＯＤＤ情報を
発生している時はＧ２は動作せず、Ｇ２がＥＶＥＮ情報
を発生している時はＧ１は動作しないといういわゆる排
他的な動作が可能となる。１メモリブロツクを前半と後
半とに分ける方式でも同様な操作を行えば良いことは自
明である。
また端子数については、第６図の従来例では２０個の端
子（ブートループを除（）が必要であり、これを単純に
２つのブロックに分割すると４０端子が必要となるが、
第１図に示す本実施例では、スワップ動作とレプリケー
ト動作を兼用するゲートを採用することにより３２端子
となり８端子減少できる。またゲートの数は第１図の本
実施例と第６図に示した従来例とは同数であるので本実
施例のゲートによるチップ面積の消費は従来例に比し増
加しない。
子（ブートループを除（）が必要であり、これを単純に
２つのブロックに分割すると４０端子が必要となるが、
第１図に示す本実施例では、スワップ動作とレプリケー
ト動作を兼用するゲートを採用することにより３２端子
となり８端子減少できる。またゲートの数は第１図の本
実施例と第６図に示した従来例とは同数であるので本実
施例のゲートによるチップ面積の消費は従来例に比し増
加しない。
本実施例によれば、アクセスタイムは従来の２１．５ｍ
Ｓから１１．２ｍｓ （１００ＫＩｌｚ動作時）へと約
１／２となるだけでなく、検出器が２倍の数に増えるた
めデータレートが１６Ｍチップで比較して従来の８００
Ｋｂｉｔ ／ ｓから２倍の１．６ Ｍｂｉｔ ／ ｓ
（１００ＫＩＩｚ時）へと増加する。
Ｓから１１．２ｍｓ （１００ＫＩｌｚ動作時）へと約
１／２となるだけでなく、検出器が２倍の数に増えるた
めデータレートが１６Ｍチップで比較して従来の８００
Ｋｂｉｔ ／ ｓから２倍の１．６ Ｍｂｉｔ ／ ｓ
（１００ＫＩＩｚ時）へと増加する。
以上述べてきたように、本発明によれば、スワップ動作
とレプリケート動作を兼用するゲートを導入することに
より、従来の８ Ｍｂｉｔ〜１６Ｍｂｉｔデバイスにお
いて、ゲートの数を増加させずにマイナーループ長を２
分割できるため、チップの大きさは大きくさせず且つ端
子数もあまり増加させずにアクセス時間とデータレート
を向上できる。
とレプリケート動作を兼用するゲートを導入することに
より、従来の８ Ｍｂｉｔ〜１６Ｍｂｉｔデバイスにお
いて、ゲートの数を増加させずにマイナーループ長を２
分割できるため、チップの大きさは大きくさせず且つ端
子数もあまり増加させずにアクセス時間とデータレート
を向上できる。
またマイナーループ長が短かくなるため欠陥による不良
率が減小する。更にパーマロイ転送路とイオン注入転送
路の両方を有するハイブリッド構成を用いる場合、イオ
ン注入転送路とパーマロイ転送路とをつなぐ接合パター
ンが従来は第５図ａに示すようにＪＬ、Ｊ２．Ｊ３．Ｊ
４の４種類必要であったものが本発明では第５図すに示
すようにＪｌ、Ｊ４の２種類となり、実際のチップを作
成する上でのパーマロイとイオン注入両パターンの位置
合わせ余裕度が大となり、ひいてはチップの歩留りが向
上する等の利点があり、実用的には極めて有用である。
率が減小する。更にパーマロイ転送路とイオン注入転送
路の両方を有するハイブリッド構成を用いる場合、イオ
ン注入転送路とパーマロイ転送路とをつなぐ接合パター
ンが従来は第５図ａに示すようにＪＬ、Ｊ２．Ｊ３．Ｊ
４の４種類必要であったものが本発明では第５図すに示
すようにＪｌ、Ｊ４の２種類となり、実際のチップを作
成する上でのパーマロイとイオン注入両パターンの位置
合わせ余裕度が大となり、ひいてはチップの歩留りが向
上する等の利点があり、実用的には極めて有用である。
第１図は本発明の実施例を示す図、
第２図はスワップ動作とレプリケート動作を兼用するゲ
ートの１例を示す図、 第３図は各メジャーラインＭｌ、Ｍ２上のバブル情報例
を示す図、 第４図は書き込み情報をＯＤＤとεＶｌｌｉＮに振り分
ける回路を示す図、 第５図は本発明によるハイブリッド素子の構成を示す図
、 第６図は従来の１６Ｍビット素子の２Ｍｂｉｔ分の構成
を示す図である。 第１図、第２図において、 ｍはマイナーループ、 Ｍｌ、−Ｍ２はメジャーライン、 Ｇｌ、Ｇ２はバブル発生器、 Ｄは検出器である。
ートの１例を示す図、 第３図は各メジャーラインＭｌ、Ｍ２上のバブル情報例
を示す図、 第４図は書き込み情報をＯＤＤとεＶｌｌｉＮに振り分
ける回路を示す図、 第５図は本発明によるハイブリッド素子の構成を示す図
、 第６図は従来の１６Ｍビット素子の２Ｍｂｉｔ分の構成
を示す図である。 第１図、第２図において、 ｍはマイナーループ、 Ｍｌ、−Ｍ２はメジャーライン、 Ｇｌ、Ｇ２はバブル発生器、 Ｄは検出器である。
Claims (1)
- 【特許請求の範囲】 １、メジャーマイナー構成をもつ磁気バブルメモリ素子
において、 複数のメモリブロックよりなり、各メモリブロックは少
なくとも２つのマイナーループ群を有し、各マイナール
ープ群にはバブル発生器を有する１本のメジャーライン
と、該メジャーラインと各マイナーループ間にそれぞれ
設けられたスワップ動作とレプリケート動作を兼用でき
るゲートを設け、各マイナーループ群の各メジャーライ
ンの終端を合流させてバブル検出器に接続した構成とす
ることを特徴とした磁気バブルメモリ素子。 ２、上記メモリブロック中にある２つのバブル発生器（
Ｇ１、Ｇ２）のバブル発生動作が互いに排他的に行われ
ることを特徴とした特許請求の範囲第１項記載の磁気バ
ブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034662A JPS63204584A (ja) | 1987-02-19 | 1987-02-19 | 磁気バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034662A JPS63204584A (ja) | 1987-02-19 | 1987-02-19 | 磁気バブルメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204584A true JPS63204584A (ja) | 1988-08-24 |
Family
ID=12420648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034662A Pending JPS63204584A (ja) | 1987-02-19 | 1987-02-19 | 磁気バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204584A (ja) |
-
1987
- 1987-02-19 JP JP62034662A patent/JPS63204584A/ja active Pending
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