JPS6348857A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6348857A JPS6348857A JP61193513A JP19351386A JPS6348857A JP S6348857 A JPS6348857 A JP S6348857A JP 61193513 A JP61193513 A JP 61193513A JP 19351386 A JP19351386 A JP 19351386A JP S6348857 A JPS6348857 A JP S6348857A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- layer
- mos transistor
- diffusion
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体装置に関するもので、バイポーラ・ＣＭ
ＯＳプロセスに使用されるものである。
ＯＳプロセスに使用されるものである。
（従来の技術）
従来パイ−−ラ・ＣＭＯ８半導体装董において、ＭＯＳ
トランジスタとバイポーラトランジスタとは、エピタキ
シャル成長層にそれぞれ設けられた島領域に形成されて
いた。
トランジスタとバイポーラトランジスタとは、エピタキ
シャル成長層にそれぞれ設けられた島領域に形成されて
いた。
（発明が解決しようとする問題点）
このように従来は、ＭＯＳトランジスタとバイポーラト
ランジスタを、エピタキシャル成長層の各々の島に形成
していたため、高集積化を目的とする場合不利である。
ランジスタを、エピタキシャル成長層の各々の島に形成
していたため、高集積化を目的とする場合不利である。
またバイポーラトランジスタ側のコレクタベース間容量
がＭＯＳと別々に設けられるため、動作スピードが低下
しがちであった。
がＭＯＳと別々に設けられるため、動作スピードが低下
しがちであった。
本発明は、同−島にすることで、従来より高集本発明は
、ＮＰＮ ）ランノスタのコレクタ側を電源にコレクタ
接地でエミッタを出力とし、ベースをＰチャネ／Ｌ／Ｍ
ＯＳトランゾスタのト９レインと配線し、前記ＭＯＳト
ランジスタのソースを電源に配線し、ゲートを入力とし
た回路を、半導体基板の同一島内に設ける構成は、Ｐ型
基板上のＮ型エピタキシャル成長層の島の上でソース側
Ｐ拡散を電源に配線し、ドレイン側のＰ拡散をつかって
これと同一拡散として前記ＮＰＮ トランジスタのベー
スとして、前記ドレイン側のＰ拡散上にＮ＋拡散を設け
、これをエミッタとして出力としたことを特徴とする。
、ＮＰＮ ）ランノスタのコレクタ側を電源にコレクタ
接地でエミッタを出力とし、ベースをＰチャネ／Ｌ／Ｍ
ＯＳトランゾスタのト９レインと配線し、前記ＭＯＳト
ランジスタのソースを電源に配線し、ゲートを入力とし
た回路を、半導体基板の同一島内に設ける構成は、Ｐ型
基板上のＮ型エピタキシャル成長層の島の上でソース側
Ｐ拡散を電源に配線し、ドレイン側のＰ拡散をつかって
これと同一拡散として前記ＮＰＮ トランジスタのベー
スとして、前記ドレイン側のＰ拡散上にＮ＋拡散を設け
、これをエミッタとして出力としたことを特徴とする。
即ちＭＯＳ トランジスタとバイポーラトランジスタを
同−島に重複して形成し、高集積化と動作のスピードア
ップを図ったものである。
同−島に重複して形成し、高集積化と動作のスピードア
ップを図ったものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図に示す回路構成は、ＮＰＮトランジスタＱ！のコレク
タ側を電源１１にコレクタ接地でエミッタを出力とし、
ベースをＰチャネルＭＯＳトランジスタＱ１のドレイン
と配線し、前記ＭＯＳトランジスタＱ１のソースを電源
１１に配線し、ゲートを入力としている。ＭＯＳ トラ
ンジスタＱｔ のバルクは電源１１と接続している。
図に示す回路構成は、ＮＰＮトランジスタＱ！のコレク
タ側を電源１１にコレクタ接地でエミッタを出力とし、
ベースをＰチャネルＭＯＳトランジスタＱ１のドレイン
と配線し、前記ＭＯＳトランジスタＱ１のソースを電源
１１に配線し、ゲートを入力としている。ＭＯＳ トラ
ンジスタＱｔ のバルクは電源１１と接続している。
この第１図の回路を半導体装置としたものを第２図に示
す。同図（、）はノ９ターン平面図、同図（ｂ）は同図
（＆）のＢ−Ｂ線に沿う断面図である。即ちＰ基板１上
にＮ＋拡散層２を形成し、エピタキシャル層３を形成し
たものの上にＰ拡散層（ＭＯＳ トランジスタＱ１のソ
ース側）５とＮ拡散層（ＮＰＮトランジスタＱ８のコレ
クタ側）４を設ける。層４と５はシ１−トされる。更に
Ｐ拡散８を設け、ＭＯＳトランジスタＱ１のドレインと
ＮＰＮ トランジスタＱ８のベースとして、Ｐ拡散層８
の上にＮ拡散層２ｔ−設け、これをエミッタとして電極
をとシ、出力とする。上記Ｐ拡散層５とＰ拡散層８を各
々ＭＯＳトランジスタのソースとドレインとして、その
間のエピタキシャル層上に配線とするゲート電極（アル
ミニウム）６を入力とする構造をつくるものである。
す。同図（、）はノ９ターン平面図、同図（ｂ）は同図
（＆）のＢ−Ｂ線に沿う断面図である。即ちＰ基板１上
にＮ＋拡散層２を形成し、エピタキシャル層３を形成し
たものの上にＰ拡散層（ＭＯＳ トランジスタＱ１のソ
ース側）５とＮ拡散層（ＮＰＮトランジスタＱ８のコレ
クタ側）４を設ける。層４と５はシ１−トされる。更に
Ｐ拡散８を設け、ＭＯＳトランジスタＱ１のドレインと
ＮＰＮ トランジスタＱ８のベースとして、Ｐ拡散層８
の上にＮ拡散層２ｔ−設け、これをエミッタとして電極
をとシ、出力とする。上記Ｐ拡散層５とＰ拡散層８を各
々ＭＯＳトランジスタのソースとドレインとして、その
間のエピタキシャル層上に配線とするゲート電極（アル
ミニウム）６を入力とする構造をつくるものである。
上記のような半導体装置にあっては、ＭＯＳ トランジ
スタＱ１のバルク、ドレイン間の拡散容量と、ＮＰＮ
トランジスタロ意のコレクタ、ベース間容量が同−島構
成でディメンジ１ン（面積）が小さくなシ、スピードア
ップに有利となる。更にトラン？ スＩ’ Ｑ ｔのド
レイン、トランジスタＱｍのベース間のアルミニウム配
線や、各々の面積更にエピタキシャル層内の高教が減る
ことにより、高集積化に有利となるものである。
スタＱ１のバルク、ドレイン間の拡散容量と、ＮＰＮ
トランジスタロ意のコレクタ、ベース間容量が同−島構
成でディメンジ１ン（面積）が小さくなシ、スピードア
ップに有利となる。更にトラン？ スＩ’ Ｑ ｔのド
レイン、トランジスタＱｍのベース間のアルミニウム配
線や、各々の面積更にエピタキシャル層内の高教が減る
ことにより、高集積化に有利となるものである。
［発明の効果コ
以上説明した如く本発明によれば、同−島に回路形成す
ることで高集積化、スピードアップ化が可能となるもの
である。
ることで高集積化、スピードアップ化が可能となるもの
である。
第１図は本発明の一実施例の回路図、第２図（＆）は同
回路の・９タ一ン平面図、同図（ｂ）は同図（＆）のＢ
−Ｂ線に沿う断面図である。 １・・・Ｐ基板、２・・・１拡散層、３・・・エピタキ
シャル成長層、４・・・Ｎ拡散層、５・・・Ｐ拡散層、
６・・・ゲート電極、７・・・Ｎ拡散層、８・・・Ｐ拡
散層、１１・・・電源ｓＱｔ・・・ＭＯＳ ）ランゾス
タ、Ｑ２・・・バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦ん １ 図 Ｐ ２ ＼１ 第２ 図
回路の・９タ一ン平面図、同図（ｂ）は同図（＆）のＢ
−Ｂ線に沿う断面図である。 １・・・Ｐ基板、２・・・１拡散層、３・・・エピタキ
シャル成長層、４・・・Ｎ拡散層、５・・・Ｐ拡散層、
６・・・ゲート電極、７・・・Ｎ拡散層、８・・・Ｐ拡
散層、１１・・・電源ｓＱｔ・・・ＭＯＳ ）ランゾス
タ、Ｑ２・・・バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦ん １ 図 Ｐ ２ ＼１ 第２ 図
Claims (1)
- ＮＰＮトランジスタのコレクタ側を電源にコレクタ接地
でエミッタを出力とし、ベースをＰチャネルＭＯＳトラ
ンジスタのドレインと配線し、前記ＭＯＳトランジスタ
のソースを電源に配線し、ゲートを入力とした回路を、
半導体基板の同一島内に設ける構成は、Ｐ型基板上のＮ
型エピタキシャル成長層の島の上でソース側Ｐ拡散を電
源に配線し、ドレイン側のＰ拡散をつかってこれと同一
拡散として前記ＮＰＮトランジスタのベースとして、前
記ドレイン側のＰ拡散上にＮ＾＋拡散を設け、これをエ
ミッタとして出力としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193513A JPS6348857A (ja) | 1986-08-19 | 1986-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193513A JPS6348857A (ja) | 1986-08-19 | 1986-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348857A true JPS6348857A (ja) | 1988-03-01 |
Family
ID=16309310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193513A Pending JPS6348857A (ja) | 1986-08-19 | 1986-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016530490A (ja) * | 2013-06-20 | 2016-09-29 | ケー．エクランド イノベーション | 電荷検出のための集積センサデバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360582A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Semiconductor ingegrated circuit device |
| JPS6046064A (ja) * | 1983-08-24 | 1985-03-12 | Nec Corp | 半導体装置 |
-
1986
- 1986-08-19 JP JP61193513A patent/JPS6348857A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360582A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Semiconductor ingegrated circuit device |
| JPS6046064A (ja) * | 1983-08-24 | 1985-03-12 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016530490A (ja) * | 2013-06-20 | 2016-09-29 | ケー．エクランド イノベーション | 電荷検出のための集積センサデバイス |
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