JPS6230706B2 - - Google Patents
Info
- Publication number
- JPS6230706B2 JPS6230706B2 JP56108734A JP10873481A JPS6230706B2 JP S6230706 B2 JPS6230706 B2 JP S6230706B2 JP 56108734 A JP56108734 A JP 56108734A JP 10873481 A JP10873481 A JP 10873481A JP S6230706 B2 JPS6230706 B2 JP S6230706B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- terminal
- layer
- output
- injector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は高速化および高密度化が可能なイン
テグレーテツド・インジエクシヨン・ロジツク回
路装置（以下IIL・ICと言う）に関するものであ
る。
テグレーテツド・インジエクシヨン・ロジツク回
路装置（以下IIL・ICと言う）に関するものであ
る。
第１図ａおよび第１図ｂは従来のIIL・ICの基
本単位を示す平面パターン図およびそのＡ−
A′断面図である。一例として３個の入力端子と
６個の出力端子を備えるものである。この種の
IIL・ICは横形pnpトランジスタと逆方向動作npn
トランジスタとを分離する。そして、入力端子１
ａ，１ｂおよび１ｃのそれぞれを中心にして左側
および右側に出力端子２ａおよび２ｂ，３ａおよ
び３ｂ，４ａおよび４ｂを配置する。そして、各
入力端子１ａ，１ｂ，１ｃおよび横形npnトラン
ジスタのコレクタ部５を２層目配線６によつて接
続する。また、出力端子２ａ，２ｂ，３ａ，３
ｂ，４ａおよび４ｂは一層目の配線７，８，９，
１０，１１および１２で接続する。このような基
本単位を固定配置し、出力端子をとるところは１
層目の出力配線８および１０に接続し、入力端子
に接続するときは１層目の配線９からおこなうも
のである。
本単位を示す平面パターン図およびそのＡ−
A′断面図である。一例として３個の入力端子と
６個の出力端子を備えるものである。この種の
IIL・ICは横形pnpトランジスタと逆方向動作npn
トランジスタとを分離する。そして、入力端子１
ａ，１ｂおよび１ｃのそれぞれを中心にして左側
および右側に出力端子２ａおよび２ｂ，３ａおよ
び３ｂ，４ａおよび４ｂを配置する。そして、各
入力端子１ａ，１ｂ，１ｃおよび横形npnトラン
ジスタのコレクタ部５を２層目配線６によつて接
続する。また、出力端子２ａ，２ｂ，３ａ，３
ｂ，４ａおよび４ｂは一層目の配線７，８，９，
１０，１１および１２で接続する。このような基
本単位を固定配置し、出力端子をとるところは１
層目の出力配線８および１０に接続し、入力端子
に接続するときは１層目の配線９からおこなうも
のである。
しかしながら、この種のIIL・ICではその出力
端子は４個あれば十分に回路構成がおこなえる
が、VLSIとしては集積密度を上げ、かつCAD技
術を使用し易いようにするためには出力配線以外
に最低２本以上（多ければ多いほどCADによる
配線の自由度が高い）が必要であり、文献、例え
ばJORGE AGRAZ−GU¨EREN〓A、PETER T.
PANOUSIS、B.L.MORRIS；IEEE
TRANSACTIONS ON ELECTRON
DEVICES、VOL.ED−27、No.8、AUGUST
1980、P1397“OXIL、Ａ Versatile Bipolar
VLSI Technology”では配線帯を６個使用し、
出力端子をどこからでもとれるように出力端子６
個のIILゲートを基本単位としている。これは配
線の自由度と２個の出力端子を一組とする構造か
ら、不必要な２個以上の出力端子を備えなければ
ならない。しかも第２図において実線で示すよう
に、出力端子FO＝６、FO＝４、FO＝２のそれ
ぞれの場合に対するインジエクタ電流（Iing）と
IILゲートの速度（tpd）との関係を示す曲線イ，
ロおよびハからわかるように、出力端子（Ｆ・
Ｏ）が増加すればスイツチング動作する逆方向動
作npnトランジスタのベース面積が増大し、容量
の増大からtpd×Iingが悪くなる。例えば、ゲー
ト速度をtpd＝7nsecで動作するには出力端子FO
＝２では40μＡ／ゲート、FO＝４では100μＡ／
ゲート、FO＝６では180μＡ／ゲート（図中×印
で示す）となる。したがつて、10000ゲートでは
その消費電流は1.8Aにもなり、これ以上は発熱
上問題となるなどの欠点があつた。
端子は４個あれば十分に回路構成がおこなえる
が、VLSIとしては集積密度を上げ、かつCAD技
術を使用し易いようにするためには出力配線以外
に最低２本以上（多ければ多いほどCADによる
配線の自由度が高い）が必要であり、文献、例え
ばJORGE AGRAZ−GU¨EREN〓A、PETER T.
PANOUSIS、B.L.MORRIS；IEEE
TRANSACTIONS ON ELECTRON
DEVICES、VOL.ED−27、No.8、AUGUST
1980、P1397“OXIL、Ａ Versatile Bipolar
VLSI Technology”では配線帯を６個使用し、
出力端子をどこからでもとれるように出力端子６
個のIILゲートを基本単位としている。これは配
線の自由度と２個の出力端子を一組とする構造か
ら、不必要な２個以上の出力端子を備えなければ
ならない。しかも第２図において実線で示すよう
に、出力端子FO＝６、FO＝４、FO＝２のそれ
ぞれの場合に対するインジエクタ電流（Iing）と
IILゲートの速度（tpd）との関係を示す曲線イ，
ロおよびハからわかるように、出力端子（Ｆ・
Ｏ）が増加すればスイツチング動作する逆方向動
作npnトランジスタのベース面積が増大し、容量
の増大からtpd×Iingが悪くなる。例えば、ゲー
ト速度をtpd＝7nsecで動作するには出力端子FO
＝２では40μＡ／ゲート、FO＝４では100μＡ／
ゲート、FO＝６では180μＡ／ゲート（図中×印
で示す）となる。したがつて、10000ゲートでは
その消費電流は1.8Aにもなり、これ以上は発熱
上問題となるなどの欠点があつた。
したがつて、この発明の目的は出力端子４個の
IILゲートを基本単位として配線の自由度、集積
密度を低下することなく、しかもその性能を向上
することができるIIL・ICなどの半導体集積回路
装置を提供するものである。
IILゲートを基本単位として配線の自由度、集積
密度を低下することなく、しかもその性能を向上
することができるIIL・ICなどの半導体集積回路
装置を提供するものである。
このような目的を達成するため、この発明はイ
ンジエクタ端子を中央にし、出力端子次いで入力
端子の順に配置すると共に、２個の出力端子を一
組とし、合計４個の出力端子を配置して基本単位
ゲート素子とし、インジエクタ端子および入力端
子は１層目の配線を用い、出力端子の配線は１層
目の配線にスルーホールで接続する２層目の配線
を用いるものであり、以下実施例を用いて詳細に
説明する。
ンジエクタ端子を中央にし、出力端子次いで入力
端子の順に配置すると共に、２個の出力端子を一
組とし、合計４個の出力端子を配置して基本単位
ゲート素子とし、インジエクタ端子および入力端
子は１層目の配線を用い、出力端子の配線は１層
目の配線にスルーホールで接続する２層目の配線
を用いるものであり、以下実施例を用いて詳細に
説明する。
第３図はこの発明に係る半導体集積回路装置の
一実施例を示す平面パターン図であり、第４図
ａ、第４図ｂおよび第４図ｃはそれぞれ第３図の
Ｂ−B′断面、Ｃ−C′断面、およびＤ−D′断面を
示す図である。
一実施例を示す平面パターン図であり、第４図
ａ、第４図ｂおよび第４図ｃはそれぞれ第３図の
Ｂ−B′断面、Ｃ−C′断面、およびＤ−D′断面を
示す図である。
このIIL・ICにおいてはインジエクタ部１３に
接続するインジエクタ配線１４を第３図に示すよ
うに縦配線１４ａおよび横配線１４ｂからなるＴ
字形のパターンに形成する。そして、第４図ｃに
示すように、このインジエクタ１３を中央に出力
端子１６次いで入力端子１８の順に設ける。な
お、この出力端子１６には第４図ｃに示すように
出力配線１７を接続する。そして、入力端子１８
には入力配線１９を接続する。このように接続す
ることにより、出力端子２０と２１を１組とし、
出力端子２２と１６を他の１組とする４個の出力
を配置することができる。したがつて、１個のイ
ンジエクタ部１３に対し２個の入力１８，１８と
４個の出力１６，２０，２１および２２を配置し
た基本単位ゲート素子を形成することができる。
さらに、インジエクタ部１３の横配線１４ｂの他
方の側に２個目の基本単位ゲート素子１個を並列
に配置する。この２個目の基本単位ゲート素子に
おいて、２個の入力および４個の出力１５，２
８，２９および３０の形成については前記１個目
の基本単位ゲート素子と同様であることはもちろ
んである。なお、出力端子については第４図ｂに
示すように、１層目配線２３および２４と２層配
線２５および２６とはそれぞれスルーホール２７
ａおよび２７ｂを通して接続する。そして、出力
配線は２層目配線として、出力端子上および組の
出力端子２８，２９、および３０，１５間に１本
以上３１，２６，３２を配し、出力部上で接続す
る場合と、一層目配線２４によつて端子間の２層
目配線２６に接続する場合がある。また、入力へ
の接続は第４図ｅに示すように、１層目配線３３
にスルホール３４を通して２層目配線の任意の位
置に接続することができる。
接続するインジエクタ配線１４を第３図に示すよ
うに縦配線１４ａおよび横配線１４ｂからなるＴ
字形のパターンに形成する。そして、第４図ｃに
示すように、このインジエクタ１３を中央に出力
端子１６次いで入力端子１８の順に設ける。な
お、この出力端子１６には第４図ｃに示すように
出力配線１７を接続する。そして、入力端子１８
には入力配線１９を接続する。このように接続す
ることにより、出力端子２０と２１を１組とし、
出力端子２２と１６を他の１組とする４個の出力
を配置することができる。したがつて、１個のイ
ンジエクタ部１３に対し２個の入力１８，１８と
４個の出力１６，２０，２１および２２を配置し
た基本単位ゲート素子を形成することができる。
さらに、インジエクタ部１３の横配線１４ｂの他
方の側に２個目の基本単位ゲート素子１個を並列
に配置する。この２個目の基本単位ゲート素子に
おいて、２個の入力および４個の出力１５，２
８，２９および３０の形成については前記１個目
の基本単位ゲート素子と同様であることはもちろ
んである。なお、出力端子については第４図ｂに
示すように、１層目配線２３および２４と２層配
線２５および２６とはそれぞれスルーホール２７
ａおよび２７ｂを通して接続する。そして、出力
配線は２層目配線として、出力端子上および組の
出力端子２８，２９、および３０，１５間に１本
以上３１，２６，３２を配し、出力部上で接続す
る場合と、一層目配線２４によつて端子間の２層
目配線２６に接続する場合がある。また、入力へ
の接続は第４図ｅに示すように、１層目配線３３
にスルホール３４を通して２層目配線の任意の位
置に接続することができる。
次に、上記構成によるIIL・ICでは第２図の点
線で示すように、出力端子（Ｆ・Ｏ）に対するイ
ンジエクタ電流（Iing）とIILゲートの速度
（tpd）との関係を示す曲線ニで示すことがで
き、特性の向上が得られる。すなわち、FO＝４
でよく、しかも速度が速いので、tpd＝7nsecで
は60μＡ／ゲート（図中〇印で示す）でよいの
で、10000ゲートでも、その消費電流は0.6A、
20000〜40000ゲートまで集積化が可能となる。な
お、ゲート面積からの集積密度は３μｎデザイル
ールで、約1000ゲート／mmで８mm□のチツプでも
64000ゲートも集積化できる。
線で示すように、出力端子（Ｆ・Ｏ）に対するイ
ンジエクタ電流（Iing）とIILゲートの速度
（tpd）との関係を示す曲線ニで示すことがで
き、特性の向上が得られる。すなわち、FO＝４
でよく、しかも速度が速いので、tpd＝7nsecで
は60μＡ／ゲート（図中〇印で示す）でよいの
で、10000ゲートでも、その消費電流は0.6A、
20000〜40000ゲートまで集積化が可能となる。な
お、ゲート面積からの集積密度は３μｎデザイル
ールで、約1000ゲート／mmで８mm□のチツプでも
64000ゲートも集積化できる。
なお、３５，３６および３７は２層目配線を示
す。また、以上の実施例ではインジエクタ−出力
−入力の順で配置し、インジエクタ−入力−出力
の順で配置しても、IILゲートの速度の面におい
て若干不利となるが、設計上の自由度から逆の配
置にしてもよいことはもちろんである。また、以
上の実施例では４個の出力をもつIILゲートが２
個対称を形成するものを基本単位としたが、
VLSIの周辺などで、これを単位とせず、その半
分つまりインジエクタに対称な部分の一方のみを
単位として使用してもよいことはもちろんであ
る。
す。また、以上の実施例ではインジエクタ−出力
−入力の順で配置し、インジエクタ−入力−出力
の順で配置しても、IILゲートの速度の面におい
て若干不利となるが、設計上の自由度から逆の配
置にしてもよいことはもちろんである。また、以
上の実施例では４個の出力をもつIILゲートが２
個対称を形成するものを基本単位としたが、
VLSIの周辺などで、これを単位とせず、その半
分つまりインジエクタに対称な部分の一方のみを
単位として使用してもよいことはもちろんであ
る。
以上、詳細に説明したように、この発明に係る
半導体集積回路装置によれば出力端子が４個であ
つても、その配線を１層目の配線を通して２層目
でおこなうことにより、配線の自由度を下げるこ
となく、基本IILゲートを構成することができ、
さらに性能を向上することができ、大集積化
（VLIS化）が可能になるなどの効果がある。
半導体集積回路装置によれば出力端子が４個であ
つても、その配線を１層目の配線を通して２層目
でおこなうことにより、配線の自由度を下げるこ
となく、基本IILゲートを構成することができ、
さらに性能を向上することができ、大集積化
（VLIS化）が可能になるなどの効果がある。
第１図ａおよび第１図ｂは従来のIIL・ICの基
本単位を示す平面パターン図およびそのＡ−
A′断面図、第２図は従来およびこの発明の出力
端子数をパラメータとしたインジエクタ電流
（Iing）とIILゲートの速度（tpd）との関係を示
す図、第３図はこの発明に係る半導体集積回路装
置の一実施例を示す平面パターン図、第４図ａ、
第４図ｂおよび第４図ｃは第３図のＢ−B′断面、
Ｃ−C′断面、Ｄ−D′断面をそれぞれ示す図であ
る。 １ａ，１ｂおよび１ｃ……入力端子、２ａ，２
ｂ，３ａ，３ｂ，４ａおよび４ｂ……出力端子、
５……コレクタ部、６……２層目配線、７，８，
９，１０，１１および１２……一層の配線、１３
……インジエクタ部、１４ａ……縦配線、１４ｂ
……横配線、１５および１６……出力端子、１７
……出力配線、１８……入力端子、１９……入力
配線、２０，２１および２２……出力端子、２３
および２４……１層目配線、２５および２６……
２層目配線、２７ａおよび２７ｂ……スルーホー
ル、２８，２９，３０……出力端子、３１および
３２……２層目配線、３３……１層目配線、３４
……スルーホール。なお、図中、同一符号は同一
または相当部分を示す。
本単位を示す平面パターン図およびそのＡ−
A′断面図、第２図は従来およびこの発明の出力
端子数をパラメータとしたインジエクタ電流
（Iing）とIILゲートの速度（tpd）との関係を示
す図、第３図はこの発明に係る半導体集積回路装
置の一実施例を示す平面パターン図、第４図ａ、
第４図ｂおよび第４図ｃは第３図のＢ−B′断面、
Ｃ−C′断面、Ｄ−D′断面をそれぞれ示す図であ
る。 １ａ，１ｂおよび１ｃ……入力端子、２ａ，２
ｂ，３ａ，３ｂ，４ａおよび４ｂ……出力端子、
５……コレクタ部、６……２層目配線、７，８，
９，１０，１１および１２……一層の配線、１３
……インジエクタ部、１４ａ……縦配線、１４ｂ
……横配線、１５および１６……出力端子、１７
……出力配線、１８……入力端子、１９……入力
配線、２０，２１および２２……出力端子、２３
および２４……１層目配線、２５および２６……
２層目配線、２７ａおよび２７ｂ……スルーホー
ル、２８，２９，３０……出力端子、３１および
３２……２層目配線、３３……１層目配線、３４
……スルーホール。なお、図中、同一符号は同一
または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ インテグレーテツド・インジエクシヨン・ロ
ジツク回路において、インジエクタ端子を中央に
し、出力端子次いで入力端子の順に一直線に前記
インジエクタ端子の両側に配置すると共に、前記
インジエクタ端子の片側に２個の出力端子を一組
とする合計４個の出力端子を配置して基本単位ゲ
ート素子とし、インジエクタ端子および入力端子
の配線は１層目の配線を用い、出力端子の配線は
１層目の配線にスルーホールで接続された２層目
の配線を用いることを特徴とする半導体集積回路
装置。 ２ 前記基本単位ゲート素子を並列に２個配置し
て基本単位ゲート素子とすることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３ 前記出力端子の２層目の配線を、出力端子を
取り出す１層目上、および基本単位ゲート素子の
外部上に１本以上配置したことを特徴とする特許
請求の範囲第１項または第２項記載の半導体集積
回路装置。 ４ 外部からの入力配線あるいは出力端子からの
入力端子への配線は、出力端子である２層目の配
線によつて所定の入力端子上まで配線され、そし
てスルーホールにより１層目の配線である入力端
子に接続されたことを特徴とする特許請求の範囲
第１項または第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108734A JPS589358A (ja) | 1981-07-09 | 1981-07-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108734A JPS589358A (ja) | 1981-07-09 | 1981-07-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589358A JPS589358A (ja) | 1983-01-19 |
| JPS6230706B2 true JPS6230706B2 (ja) | 1987-07-03 |
Family
ID=14492167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108734A Granted JPS589358A (ja) | 1981-07-09 | 1981-07-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440302U (ja) * | 1987-08-31 | 1989-03-10 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| NL7612222A (nl) * | 1976-11-04 | 1978-05-08 | Philips Nv | Geintegreerde schakeling. |
| JPS5375737A (en) * | 1976-12-17 | 1978-07-05 | Toshiba Corp | Injection type bipolar memory cell |
| JPS6043024B2 (ja) * | 1978-12-30 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-07-09 JP JP56108734A patent/JPS589358A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440302U (ja) * | 1987-08-31 | 1989-03-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589358A (ja) | 1983-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| JPH0113222B2 (ja) | ||
| JPS61202451A (ja) | 半導体集積回路の配線構体 | |
| JPH06509911A (ja) | 連続基板タップを備えた対称な多層金属論理アレイ | |
| JPH10163328A (ja) | 半導体集積回路装置 | |
| JPS6230706B2 (ja) | ||
| US6476425B1 (en) | Master-slice system semiconductor integrated circuit and design method thereof | |
| JPWO2000005764A1 (ja) | マスタースライス方式半導体集積回路及びその設計方法 | |
| JPH0254670B2 (ja) | ||
| JP2839722B2 (ja) | 集積回路装置 | |
| JPS623584B2 (ja) | ||
| JPH029149A (ja) | スタンダードセル | |
| JPS60110137A (ja) | 半導体装置 | |
| JPS601844A (ja) | 半導体集積回路装置 | |
| JPS644667B2 (ja) | ||
| JPH0563944B2 (ja) | ||
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JPH0669339A (ja) | 半導体装置 | |
| JPS62248237A (ja) | 集積回路チツプ | |
| JP3091317B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6254939A (ja) | モノリシツク集積回路 | |
| JPH04147645A (ja) | 半導体集積回路装置 | |
| JP2604720B2 (ja) | 半導体集積回路装置 | |
| JPS62224042A (ja) | 半導体集積回路装置 | |
| JPS5820147B2 (ja) | ハンドウタイキオクカイロ |