JPS63500346A - 層状構造物を作る方法 - Google Patents
層状構造物を作る方法Info
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- JPS63500346A JPS63500346A JP61504078A JP50407886A JPS63500346A JP S63500346 A JPS63500346 A JP S63500346A JP 61504078 A JP61504078 A JP 61504078A JP 50407886 A JP50407886 A JP 50407886A JP S63500346 A JPS63500346 A JP S63500346A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は集積回路用の層状構造物を作る方法に関し、さらに詳しく述べれば、
複数個の電気接続されたメタライゼーション層を含む水平層状構造物に関するも
のである。
集積回路、特に1ミクロン大の集積回路を作るこれまでに提案された方法は、層
状構造物間の通路、すなわち金属と金属との接続、を形成するメタライゼーショ
ンのいろいろなレベルを含む層状構造物の形成を含んでいる。金属の層の間で相
互接続を作る方法は、通路を必要とする所に金属の柱を形成する段階(われわれ
の同時係属欧州特許出願筒0129389号に記載される通り)、および下にあ
る金属層から次の金属層を絶縁するように柱のまわシに誘電材料の層を付着させ
る段階を含んでいる。
金属の柱を形成する段階を含む上述の方法は、下にある金属層に障壁層を付着さ
せかつ障壁層の上に金属の柱状層を付着させる段階を含む。下にある金属層、障
壁層、および柱状層は次に第1マスク・パターンにしたがって腐食される。柱状
層は次に第2マスク・パターンにしたがってエッチされ、通路を形成する金属の
柱を残すようにする。障壁層の目的は、柱状層を腐食させるのに用いられるプラ
ズマが下にある金属層に影響を及ぼさないようにすることである。これは、下に
ある金属層の厚が正確に定められることを保証するのに役立つ。
しかし、かかる障壁層を用いて作られた柱を含む水平層状構造物は、メタライゼ
ーションの眉間で比較的劣った電気移動抵抗を示す点で不利である。さらに、か
かる障壁層の使用は、上記の方法を複雑にするという不利がある。
不発明の1つの狙いは、メタライゼーション層間の電気移動抵抗特性を改善する
とともに、障壁層の使用を不要にすることである。
本発明により、メタライゼーションの第1層を基板の上に付着させる段階と、メ
タライゼーションの第1層と異なる導電材料の柱状層をメタライゼーションの第
1層の上に付着させる段階と、メタライゼーションの第1層および柱状層を第1
マスク・パターンにしたがって腐食させる段階と、メタライゼーションの第1層
が第2マスク・パターンにしたがって抵抗する腐食剤で柱状層を腐食させる段階
と、誘電層を付着させる段階と、前記腐食剤によって腐食されなかった柱状層を
露出するように誘電層を腐食させる段階と、露出した柱状層に接触するようにも
う1つのメタライゼーションの層を付着させる段階と、を含むことを特徴とする
層状構造物を作る方法が提供される。
本発明により作られた層状構造物は、メタライゼーションの層間の電気移動抵抗
特性が改善されかつ構造物の製造がより簡単であるという利点を備えている。。
メタライゼーションの第1層はアルミニウムであることができ、また柱状層はタ
ングステンのような耐火金属で作られることがある。
メタライゼーションの層をいくつか持つ層状構造物は、メタライゼーションの別
の層が要求される層状構造物の最終金属層となるまで、上記方法を繰り返すこと
によって組み立てられる。
メタライゼーションの別の層は、それから不用の金属を除去するために腐食され
ることがある。
図面の簡単な説明
本発明を付図に関して例として詳しく説明する。
第1図はメタライゼーションの上に付着された金属の柱状層を持つ構造物を示す
。
第2図は第1マスク・パターンによる腐食後の第1図の構造物を示す。
第6図は金属の柱状層が第2マスク・パターンによシ腐食された後の第2図の構
造物を示す。
第4図は誘電層が金属の柱状層の表面に付着、されかつ露出するように腐食され
た後の第6図の構造物を示第5図は第4図に示された構造物に付着された、腐食
後のメタライゼーションのもう1つの層を示す。
図面から、メタライゼーションの第1層2がシリコン基板のような基板4の上に
付着されている。金属のような導電材料の柱状層8が次にメタライゼーションの
第1層8の上に付着されて、第1図に示される構造物が与えられる。メタライゼ
ーションの第1層8は厚さ1ミクロンのアルミニウムの層であることが望ましい
。アルミニウムは純アルミニウムであったり、シリコンや銅でドープ処理された
アルミニウムであったりすることができる。金属の柱状層8は、メタライゼーシ
ョンの第1層2に関して選択的に乾燥腐食させることができる固有の電気移動抵
抗が比較的高い金属で作られることが望ましい。導電材料はタングステンのよう
な耐火金属であったり、金またはクロムで作られることがある。別に、導電材料
はドープ処理されたシリコンのような半導体材料で作られることがある。
かかる方法によって作られた柱状層は、かかる金属の比較的高い電気移動抵抗に
よる電気移動不良のリスクが少ないという利点を備えている。
図示されていないが、第1マスク・パターンは金属の柱状層8の表面に形成され
ている。第1マスク・パターンは、合成層状構造物におけるメタライゼーション
の第1層2に要求される相互接続のパターンを表わす。第1図に示された構造物
は次に、第2図に示される構造物を作る異方性プラズマ腐食によって腐食される
。第2図に示される構造物は下の切取シ部分を少しも含まないことが見られる。
金属の柱状層8は例えば四フッ化炭素のようなフッ素類を使用するプラズマを用
いて腐食され、またメタライゼーションの第1層2は(アルミニウムから形成さ
れている場合)、例えば四塩化炭素のような塩化物類を含むプラズマを用いて腐
食される。プレーナ表面を得るために、金属の柱状層8の表面にポリイミドがス
ーンされることがある。このプレーナ化の段階は不可欠なものではなく、省略し
てもさしつかえない。最終構造物の通路を形成する第3図の金属柱状物10がい
ま組み立てられる。これは、第2図の構造物に第2マスク・パターンを付着させ
ることによって達成される。第2マスク・パターンは、金属柱状物10が要求さ
れる金属の柱状層8の区域を表わす。マスク・パターンは、任意な既知のホトレ
ジスト材料であり、金属の柱状層8の所定区域を越えて若干伸びるが、第1マス
ク・パターンによる腐食後に金属の柱状層8に定められた隣接金属トラック間に
は伸びない。マスク・パターンのこの重複が金属柱状物10の形成に悪影響を及
ぼさないのは、各金属柱状物10がマスク・パターンの下にある金属の柱状層8
の一部に形成されているからである。
金属の柱状層8は、メタライゼーションの第1層2が抵抗する四塩化炭素のよう
な腐食剤によって、第2マスク・パターンにしたがいプラズマ腐食される。この
腐食剤はメタライゼーションの第1層2を侵さないので、金属の柱状層8はメタ
ライゼーションの第1層2まで下方に腐食されて、メタライゼーションの第1層
2におけるメタライゼーション・パターンかう出てそれに正確に整合される金属
柱状物10を持つ第3図の構造物が作られる。金属柱状物10は、メタライゼー
ションの第1層2におけるメタライゼーション・パターンを形成するのに用いら
れる腐食中に一部作られるように正確に整合される。
誘電層12が、例えば連続スピン・コーティングおよび硬化動作によって、第6
図に示される構造物の上にいま付着される。誘電層は第6図の構造物を囲むだけ
の厚さまで付着されるので、柱状物10は誘電層の材料によって囲まれかつ覆わ
れて、金属柱状物10の上にプレーナ表面が提供されるようになる。誘電層12
は、日立によってPIQという商品名で販売されているようなポリイミド材料か
ら作られることが望ましい。
誘電層は次にプラズマ腐食されて、金属柱状物10の最上面を露出させる。誘電
層12は四フッ化炭素および酸素プラズマを用いて腐食させることがあシ、また
適当な装置がプラズマ室に含まれることがあって、金属柱状物10の表面が露出
されると同時に腐食工程が終ることを保証する。合成構造物は第4図に示されて
おり、金属柱状物10の露出面は次の金属層への接続を構成する。
実際に、基板4は平らではなく、金属層の厚さと比較し得る量だけ高さの変化す
る表面地形図を持つ。したがって、ある柱状物10は他よシ高く立ち、またこれ
らの最上部は誘電層12の腐食段階の初期に露出される。最低の柱状物10の最
上部が露出される時まで、最高の柱状物が突出する。誘電層12用の腐食剤がフ
ッ素−酸素化学のものである場合は、腐食剤は柱状物10をも腐食する。フッ素
と酸素との適当な混合物が腐食剤に使用されるならば、誘電層12と柱状物10
とを等しいかほぼ等しい割合で腐食させることができる。したがって、柱状物1
0をも腐食する誘電層12用の腐食剤を用いることによって、誘電層12のプレ
ーナ化を改良することができる。
次にもう1つの金属層14が第4図に示される構造物の上に付着される。金属層
14は誘電層12において露出された柱状物10の表面に接触する。いま見られ
るように、第2金属層8の残シの部分から成る金属柱状物10は、第1金属層2
と金属層14との間の金層同士の接続を構成し、すなわち柱状物10は金属層2
と14との間の通路を構成する。
層状構造物に2レベルのメタライゼーションのミカ要求されるならば、もう1つ
の金属層14が構造物の最終金属層となる。
最終マスク・パターンは金属層14の上に形成され、また金属層14は最終マス
ク・パターンにしたがって腐食されて、メタライゼーションの別のレベルにある
フィールド領域から不用の金属を除去することができる。
2レベルより多いメタライゼーションが要求されるならば、金属の柱状層8に似
た金属の柱状層が別の金属層14の上に付着されることがある。そのとき作動ノ
順序は、所望の多Vベル・メタライゼーション構造物が作られるまで繰シ返され
、最終金属層は2レベル・メタライゼーション構造物と関連して別の金属層14
の上に説明されたようなフィールド領域内の不用金属を除去するように腐食され
る。
本発明の方法は第1金属層2のメタライゼーションに正確に整合されている金属
柱状物10の形をした通路を提供するので、利用し得る最小の空間に最大の通路
サイズが達成される。
付図に関して上に説明された本発明の実施例は例として与えられたに過ぎず、か
つ変形が作られることを認めるべきである。かくて、例えば、アルミニウム以外
の材料をメタライゼーション層に使用することができる。また、タングステン以
外の導電材料、例えば金、クロムまたはドーゾ処理されたシリコンのような半導
体材料を柱状層に使用することができる。誘電層12については、二酸化シリコ
ン、窒化シリコン、酸化窒化シリコンおよび他の有機材料のような、ポリイミド
以外の材料を使用することができる。しかし、使用される特定の材料について適
切な付着およびプレーナ化の工程を使用すべきである。
さらに、層状構造物の製法は、材料を適切に選択すれば、砒化ガリウム構造物に
適用することができる。
G2
手続補正書(自発)
昭和62年4り/、3?日
Claims (15)
- 1.メタライゼーシヨンの第1層を基板の上に形成させる段階と、メタライゼー シヨンの第1層と異なる導電材料の柱状層をメタライゼーシヨンの第1層の上に 付着させる段階と、メタライゼーシヨンの第1層および柱状層を第1マスク・パ ターンにしたがつて腐食させる段階と、メタライゼーシヨンの第1層が第2マス ク・パターンにしたがつて抵抗する腐食剤で柱状層を腐食させる段階と、誘電層 を付着させる段階と、柱状層を露出するように誘電層を腐食させる段階と、露出 した柱状層に接触するようにもう1つのメタライゼーシヨンの層を形成させる段 階と、を含むことを特徴とする層状構造物を作る方法。
- 2.メタライゼーシヨンの第1層はアルミニウムを含むことを特徴とする請求の 範囲第1項記載による方法。
- 3.メタライゼーシヨンの第1層はシリコンまたは銅でドープ処理されたアルミ ニウムを含むことを特徴とする請求の範囲第2項記載による方法。
- 4.柱状層は耐火金属を含むことを特徴とする請求の範囲第1項ないし第3項の どれでも1つの項記載による方法。
- 5.耐火金属はタングステンを含むことを特徴とする請求の範囲第4項記載によ る方法。
- 6.耐火金属は金を含むことを特徴とする請求の範囲第4項記載による方法。
- 7.耐火金属はクロムを含むことを特徴とする請求の範囲第4項記載による方法 。
- 8.柱状層は半導体材料を含むことを特徴とする請求の範囲第1項ないし第3項 のどれでも1つの項記載による方法。
- 9.柱状層はドープ処理されたシリコンを含むことを特徴とする請求の範囲第8 項記載による方法。
- 10.誘電層はポリイミドを含むことを特徴とする請求の範囲第1項ないし第9 項のどれでも1つの項記載による方法。
- 11.メタライゼーシヨンの第1層および柱状層は塩素類を含有する異方性プラ ズマ腐食剤によつて腐食されることを特徴とする請求の範囲第1項ないし第10 項のどれでも1つ項記載による方法。
- 12.メタライゼーシヨンの第1層が抵抗する柱状層を腐食させる腐食剤はフツ 素類を含有するプラズマを含むことを特徴とする請求の範囲第1項ないし第10 項のどれでも1つの項記載による方法。
- 13.柱状層を露出するように誘電層を腐食させるのに用いられる腐食剤は前記 誘電層および前記柱状層を事実上等しい割合で腐食させることを特徴とする請求 の範囲第1項ないし第12項のどれでも1つの項記載による方法。
- 14.前記腐食剤はフツ素−酸素化合物を含むことを特徴とする請求の範囲第1 4項記載による方法。
- 15.メタライゼーシヨンの別の層が構造物の最終メタライゼーシヨン層となる まで方法を選択的に繰り返す段階を含む、ことを特徴とする請求の範囲第1項な いし第14項のどれでも1つの項記載による方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB858518231A GB8518231D0 (en) | 1985-07-19 | 1985-07-19 | Producing layered structures |
| GB8518231 | 1985-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63500346A true JPS63500346A (ja) | 1988-02-04 |
Family
ID=10582519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504078A Pending JPS63500346A (ja) | 1985-07-19 | 1986-07-18 | 層状構造物を作る方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0231242A1 (ja) |
| JP (1) | JPS63500346A (ja) |
| GB (2) | GB8518231D0 (ja) |
| WO (1) | WO1987000688A1 (ja) |
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- 1986-07-18 GB GB08617654A patent/GB2178896B/en not_active Expired
- 1986-07-18 EP EP86904308A patent/EP0231242A1/en not_active Withdrawn
- 1986-07-18 WO PCT/GB1986/000424 patent/WO1987000688A1/en not_active Ceased
- 1986-07-18 JP JP61504078A patent/JPS63500346A/ja active Pending
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| GB2178896A (en) | 1987-02-18 |
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