JPS6350865B2 - - Google Patents
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- JPS6350865B2 JPS6350865B2 JP58115566A JP11556683A JPS6350865B2 JP S6350865 B2 JPS6350865 B2 JP S6350865B2 JP 58115566 A JP58115566 A JP 58115566A JP 11556683 A JP11556683 A JP 11556683A JP S6350865 B2 JPS6350865 B2 JP S6350865B2
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- Japan
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- lead wire
- cavity
- semiconductor device
- wire terminals
- semiconductor element
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、半導体装置の製造方法に係り、特
に、キヤビテイダウン方式半導体装置のリード線
端子導出に関す。
に、キヤビテイダウン方式半導体装置のリード線
端子導出に関す。
(b) 技術の背景
半導体装置の高性能化が進むに従い、半導体素
子内の回路集積度が上がり、発熱量が増加してい
る。これに対処するため、効果的な放熱が可能で
ある構成が求められている。
子内の回路集積度が上がり、発熱量が増加してい
る。これに対処するため、効果的な放熱が可能で
ある構成が求められている。
キヤビテイダウン（Cavity Down）方式は、
この一環として出現して来たもので、その優れた
放熱効果は、優れた半導体装置の実用化に寄与し
ている。
この一環として出現して来たもので、その優れた
放熱効果は、優れた半導体装置の実用化に寄与し
ている。
(c) 従来技術と問題点
第１図ａは従来のキヤビテイダウン方式による
半導体装置の一例の構成図、第１図ｂはそのパツ
ケージ本体の構成図で、１はパツケージ本体、２
は基板、２ａはキヤビテイ、３ａ，３ｂはリード
線端子、４ａ，４ｂは導体パターン、５は半導体
素子、６はワイヤ、７はカバー、８はヒートシン
クをそれぞれ示す。
半導体装置の一例の構成図、第１図ｂはそのパツ
ケージ本体の構成図で、１はパツケージ本体、２
は基板、２ａはキヤビテイ、３ａ，３ｂはリード
線端子、４ａ，４ｂは導体パターン、５は半導体
素子、６はワイヤ、７はカバー、８はヒートシン
クをそれぞれ示す。
多層セラミツクでなり、複数のリード線端子３
ａ，３ｂ等を基板２の面に対して略垂直に植設し
ている基板２に、半導体素子５を搭載するため設
けられたキヤビテイ２ａは、リード線端子３ａ，
３ｂ等が突出している主面側に開口し、キヤビテ
イ２ａの底面にあつて半導体素子５が接合される
パツドは、リード線端子例えば３ａに導体パター
ン４ａで接続されており、他のリード線端子例え
ば３ｂ等は、半導体素子５にワイヤ６で接続され
る回路導出パツドに導体パターン４ｂで接続され
ていて、第１図ｂに示すパツケージ本体１が、一
個の完成部品となつている。
ａ，３ｂ等を基板２の面に対して略垂直に植設し
ている基板２に、半導体素子５を搭載するため設
けられたキヤビテイ２ａは、リード線端子３ａ，
３ｂ等が突出している主面側に開口し、キヤビテ
イ２ａの底面にあつて半導体素子５が接合される
パツドは、リード線端子例えば３ａに導体パター
ン４ａで接続されており、他のリード線端子例え
ば３ｂ等は、半導体素子５にワイヤ６で接続され
る回路導出パツドに導体パターン４ｂで接続され
ていて、第１図ｂに示すパツケージ本体１が、一
個の完成部品となつている。
これを、半導体装置に組上げるには、半導体素
子５をキヤビテイ２ａの底面に載置接合した後、
半導体素子の回路導出パツドとパツケージ本体１
の前記回路導出パツドとをワイヤ６で接続して、
半導体素子５の搭載を済ませ、キヤビテイ２ａを
封止するためカバー７をキヤビテイ２ａの開口に
被せ基板２と接合して、半導体装置本体を完成さ
せ、続いて、基板２の、キヤビテイ２ａの背面部
分にヒートシンク８を取付けて、第１図ａに示す
半導体装置を完成させる。
子５をキヤビテイ２ａの底面に載置接合した後、
半導体素子の回路導出パツドとパツケージ本体１
の前記回路導出パツドとをワイヤ６で接続して、
半導体素子５の搭載を済ませ、キヤビテイ２ａを
封止するためカバー７をキヤビテイ２ａの開口に
被せ基板２と接合して、半導体装置本体を完成さ
せ、続いて、基板２の、キヤビテイ２ａの背面部
分にヒートシンク８を取付けて、第１図ａに示す
半導体装置を完成させる。
この、キヤビテイダウン方式になつている半導
体装置は、半導体素子５と基板２の薄く形成され
た部分の面、および、基板２のその背面とヒート
シンク８とが、全て面で接合されているため、半
導体素子５の表面で発生した熱は、効果的にヒー
トシンク８へ伝達されて優れた放熱機能を持つ
が、前記半導体素子５をパツケージ本体１に搭載
する作業、特に、ワイヤ６で前記両パツドを接続
する作業は、基板２に植設されているリード線端
子３ａ，３ｂ等が邪魔になり、極めて困難である
欠点がある。
体装置は、半導体素子５と基板２の薄く形成され
た部分の面、および、基板２のその背面とヒート
シンク８とが、全て面で接合されているため、半
導体素子５の表面で発生した熱は、効果的にヒー
トシンク８へ伝達されて優れた放熱機能を持つ
が、前記半導体素子５をパツケージ本体１に搭載
する作業、特に、ワイヤ６で前記両パツドを接続
する作業は、基板２に植設されているリード線端
子３ａ，３ｂ等が邪魔になり、極めて困難である
欠点がある。
(d) 発明の目的
本発明の目的は上記従来の欠点に鑑み、リード
線端子に邪魔されないで、半導体素子の搭載が可
能である、キヤビテイダウン方式半導体装置の製
造方法を提供するにある。
線端子に邪魔されないで、半導体素子の搭載が可
能である、キヤビテイダウン方式半導体装置の製
造方法を提供するにある。
(e) 発明の構成
上記目的は、半導体素子を搭載するパツケージ
本体においては、複数なるリード線端子を導出さ
せる個々の導出部にリード線端子導出用貫通孔を
形成し、該貫通孔を内面には該パツケージ本体内
の内部配線に接続された導体膜が形成されてい
て、且つ、該パツケージ本体の主面および裏面の
どちらかでも該リード線端子が挿入可能であるも
のにしておき、該パツケージ本体のキヤビテイ内
に前記半導体素子を搭載し、該キヤビテイを封止
した後に、前記複数なるリード線端子を該貫通孔
に挿入固着させる、また、要すれば、複数なる前
記リード線端子を、予め、絶縁板で相互に固着し
ておき、前記複数なるリード線端子の貫通孔への
挿入固着を一括して行う本発明の製造方法によつ
て達成される。
本体においては、複数なるリード線端子を導出さ
せる個々の導出部にリード線端子導出用貫通孔を
形成し、該貫通孔を内面には該パツケージ本体内
の内部配線に接続された導体膜が形成されてい
て、且つ、該パツケージ本体の主面および裏面の
どちらかでも該リード線端子が挿入可能であるも
のにしておき、該パツケージ本体のキヤビテイ内
に前記半導体素子を搭載し、該キヤビテイを封止
した後に、前記複数なるリード線端子を該貫通孔
に挿入固着させる、また、要すれば、複数なる前
記リード線端子を、予め、絶縁板で相互に固着し
ておき、前記複数なるリード線端子の貫通孔への
挿入固着を一括して行う本発明の製造方法によつ
て達成される。
この構成によれば、半導体素子の搭載時にはリ
ード線端子が存在しないので、その作業は容易で
あり、前記リード線端子の突出する部分を、前記
パツケージ本体の主面側である半導体素子搭載面
側に位置させて挿入固着すれば、所望のキヤビテ
イダウン方式となる。
ード線端子が存在しないので、その作業は容易で
あり、前記リード線端子の突出する部分を、前記
パツケージ本体の主面側である半導体素子搭載面
側に位置させて挿入固着すれば、所望のキヤビテ
イダウン方式となる。
更に、前記リード線端子の突出する部分を、裏
面側に位置させて挿入固着すれば、キヤビテイア
ツプ（Cavity Up）方式となり、部品の共通化に
も寄与できる。
面側に位置させて挿入固着すれば、キヤビテイア
ツプ（Cavity Up）方式となり、部品の共通化に
も寄与できる。
また、半導体素子の搭載・封止の工程は、パツ
ケージ本体にはリード線端子の如き異形をなす突
起物がないので、組立自動化もやり易くなる利点
がある。
ケージ本体にはリード線端子の如き異形をなす突
起物がないので、組立自動化もやり易くなる利点
がある。
(f) 発明の実施例
以下本発明の実施例を図により説明する。全図
を通じ同一符号は同一対象物を示す。
を通じ同一符号は同一対象物を示す。
第２図は本発明の構成によるパツケージ本体の
一例の構成図、第３図は同じく半導体装置本体の
構成図、第４図は同じくリード線端子組立の構成
図、第５図ａ、第５図ｂは同じくキヤビテイダウ
ン方式である半導体装置完成の構成図、第６図
ａ、第６図ｂは同じくキヤビテイアツプ方式であ
る半導体装置完成の構成図で、９は絶縁板、１１
はパツケージ本体、１２は基板、１２ａはキヤビ
テイ、１３ａ，１３ｂは貫通孔、１４ａ，１４ｂ
は導体パターン、２０は半導体装置本体、２１は
リード線端子組立、２３ａ，２３ｂはリード線端
子、２４ａ，２４ｂは挿着部、２５ａ，２５ｂは
突出部をそれぞれ示す。
一例の構成図、第３図は同じく半導体装置本体の
構成図、第４図は同じくリード線端子組立の構成
図、第５図ａ、第５図ｂは同じくキヤビテイダウ
ン方式である半導体装置完成の構成図、第６図
ａ、第６図ｂは同じくキヤビテイアツプ方式であ
る半導体装置完成の構成図で、９は絶縁板、１１
はパツケージ本体、１２は基板、１２ａはキヤビ
テイ、１３ａ，１３ｂは貫通孔、１４ａ，１４ｂ
は導体パターン、２０は半導体装置本体、２１は
リード線端子組立、２３ａ，２３ｂはリード線端
子、２４ａ，２４ｂは挿着部、２５ａ，２５ｂは
突出部をそれぞれ示す。
第２図に示すパツケージ本体１１は、第１図ｂ
に示すパツケージ本体１におけるリード線端子３
ａ，３ｂ等も除去し、代わりに、その導出部に、
リード線端子がパツケージ本体１１の主面及び裏
面のどちらからも略垂直に挿入可能であつて、内
面に導体膜を有する複数の貫通孔１３ａ，１３ｂ
等を形成したものである。そして、第１図ｂの場
合と同様に、貫通孔例えば１３ａの導体膜は導体
パターン１４ａに、他の貫通孔１３ｂ等の導体膜
は導体パターン１４ｂに接続されている。
に示すパツケージ本体１におけるリード線端子３
ａ，３ｂ等も除去し、代わりに、その導出部に、
リード線端子がパツケージ本体１１の主面及び裏
面のどちらからも略垂直に挿入可能であつて、内
面に導体膜を有する複数の貫通孔１３ａ，１３ｂ
等を形成したものである。そして、第１図ｂの場
合と同様に、貫通孔例えば１３ａの導体膜は導体
パターン１４ａに、他の貫通孔１３ｂ等の導体膜
は導体パターン１４ｂに接続されている。
半導体装置を組上げる手順は次のようにする。
最初は、半導体素子５をキヤビテイ１２ａの底
面に載置接合し、ワイヤ６で接続する半導体素子
５の搭載を済ませ、カバー７でキヤビテイ１２ａ
を封止して第３図に示す半導体装置本体２０を完
成させる。この作業内容は、第１図ａの場合と同
様であるが、リード線端子の如く作業の邪魔にな
るものが無く平板状であるため、作業は容易であ
り、自動化もやり易い。
面に載置接合し、ワイヤ６で接続する半導体素子
５の搭載を済ませ、カバー７でキヤビテイ１２ａ
を封止して第３図に示す半導体装置本体２０を完
成させる。この作業内容は、第１図ａの場合と同
様であるが、リード線端子の如く作業の邪魔にな
るものが無く平板状であるため、作業は容易であ
り、自動化もやり易い。
続いて、第５図ａのように、リード線端子２３
ａ，２３ｂ等の、突出させる突出部２５ａ，２５
ｂ等をキヤビテイ１２ａの開口側に位置させて、
挿着部２４ａ，２４ｂ等を、パツケージ本体１１
の貫通孔１３ａ，１３ｂ等に挿入固着させ、反対
側にヒートシンク８を取付けて、キヤビテイダウ
ン方式の半導体装置を完成させる。いうまでもな
くこの工程では、キヤビテイ１２ａが封止されて
いることから、半導体素子５部分は汚染される恐
れがない。
ａ，２３ｂ等の、突出させる突出部２５ａ，２５
ｂ等をキヤビテイ１２ａの開口側に位置させて、
挿着部２４ａ，２４ｂ等を、パツケージ本体１１
の貫通孔１３ａ，１３ｂ等に挿入固着させ、反対
側にヒートシンク８を取付けて、キヤビテイダウ
ン方式の半導体装置を完成させる。いうまでもな
くこの工程では、キヤビテイ１２ａが封止されて
いることから、半導体素子５部分は汚染される恐
れがない。
複数なるリード線端子２３ａ，２３ｂ等の挿入
固着を一括して行いたい場合には、第４図に示す
リード線端子組立２１を用意すれば良い。これ
は、リード線端子２３ａ，２３ｂ等が、貫通孔１
３ａ，１３ｂの配列に合致させた配置になつて、
その、挿着部２４ａ，２４ｂ等と、突出部２５
ａ，２５ｂ等との間が、絶縁材でなる絶縁板９で
相互に固着されているもので、これを使用した場
合の半導体装置完成は第５図ｂの如くなる。
固着を一括して行いたい場合には、第４図に示す
リード線端子組立２１を用意すれば良い。これ
は、リード線端子２３ａ，２３ｂ等が、貫通孔１
３ａ，１３ｂの配列に合致させた配置になつて、
その、挿着部２４ａ，２４ｂ等と、突出部２５
ａ，２５ｂ等との間が、絶縁材でなる絶縁板９で
相互に固着されているもので、これを使用した場
合の半導体装置完成は第５図ｂの如くなる。
以上の構成において、リード線端子２３ａ，２
３ｂ等の突出部２５ａ，２５ｂ等をキヤビテイ１
２ａの開口側と反対に位置させて、挿入固着すれ
ば、第６図ａ、第６図ｂのように、キヤビテイア
ツプ方式の半導体装置にすることができる。従つ
て、本発明の構成では、両方式で、部品の共通化
を図ることも可能である。
３ｂ等の突出部２５ａ，２５ｂ等をキヤビテイ１
２ａの開口側と反対に位置させて、挿入固着すれ
ば、第６図ａ、第６図ｂのように、キヤビテイア
ツプ方式の半導体装置にすることができる。従つ
て、本発明の構成では、両方式で、部品の共通化
を図ることも可能である。
(g) 発明の効果
以上に説明したように、本発明による構成によ
れば、リード線端子に邪魔されないで半導体素子
の搭載が可能であり、同時にその搭載の自動化が
やり易くなる、キヤビテイダウン方式半導体装置
の製造方法が提供出来、更に、キヤビテイアツプ
方式との部品の共通化も可能になり、半導体装置
の製造安定化を可能にさせる効果がある。
れば、リード線端子に邪魔されないで半導体素子
の搭載が可能であり、同時にその搭載の自動化が
やり易くなる、キヤビテイダウン方式半導体装置
の製造方法が提供出来、更に、キヤビテイアツプ
方式との部品の共通化も可能になり、半導体装置
の製造安定化を可能にさせる効果がある。
第１図ａは従来のキヤビテイダウン方式による
半導体装置の一例の構成図、第１図ｂはそのパツ
ケージ本体の構成図、第２図は本発明の構成によ
るパツケージ本体の一例の構成図、第３図は同じ
く半導体装置本体の構成図、第４図は同じくリー
ド線端子組立の構成図、第５図ａ・第５図ｂは同
じくキヤビテイダウン方式である半導体装置完成
の構成図、第６図ａ・第６図ｂは同じくキヤビテ
イアツプ方式である半導体装置完成の構成図であ
る。 図面において、１はパツケージ本体、２は基
板、２ａはキヤビテイ、３ａ，３ｂはリード線端
子、４ａ，４ｂは導体パターン、５は半導体素
子、６はワイヤ、７はカバー、８はヒートシン
ク、９は絶縁板、１１はパツケージ本体、１２は
基板、１２ａはキヤビテイ、１３ａ，１３ｂは貫
通孔、１４ａ，１４ｂは導体パターン、２０は半
導体装置本体、２１はリード線端子組立、２３
ａ，２３ｂはリード線端子、２４ａ，２４ｂは挿
着部、２５ａ，２５ｂは突出部をそれぞれ示す。
半導体装置の一例の構成図、第１図ｂはそのパツ
ケージ本体の構成図、第２図は本発明の構成によ
るパツケージ本体の一例の構成図、第３図は同じ
く半導体装置本体の構成図、第４図は同じくリー
ド線端子組立の構成図、第５図ａ・第５図ｂは同
じくキヤビテイダウン方式である半導体装置完成
の構成図、第６図ａ・第６図ｂは同じくキヤビテ
イアツプ方式である半導体装置完成の構成図であ
る。 図面において、１はパツケージ本体、２は基
板、２ａはキヤビテイ、３ａ，３ｂはリード線端
子、４ａ，４ｂは導体パターン、５は半導体素
子、６はワイヤ、７はカバー、８はヒートシン
ク、９は絶縁板、１１はパツケージ本体、１２は
基板、１２ａはキヤビテイ、１３ａ，１３ｂは貫
通孔、１４ａ，１４ｂは導体パターン、２０は半
導体装置本体、２１はリード線端子組立、２３
ａ，２３ｂはリード線端子、２４ａ，２４ｂは挿
着部、２５ａ，２５ｂは突出部をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 内部に半導体素子を搭載するキヤビテイを有
するパツケージ本体に、リード線端子が挿入可能
で内面に導体膜を有するリード線端子導出用の貫
通孔を複数個形成する工程と、前記キヤビテイ内
に半導体素子を搭載し該キヤビテイを封止する工
程と、しかる後、複数のリード線端子を前記貫通
孔に挿入固着する工程とを含むことを特徴とする
半導体装置の製造方法。 ２ 前記リード線端子を貫通孔に挿入固着する工
程において、前記複数のリード線端子を予め絶縁
板で相互に保持しておき、それを前記貫通孔に一
括挿入固着することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115566A JPS607752A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115566A JPS607752A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607752A JPS607752A (ja) | 1985-01-16 |
| JPS6350865B2 true JPS6350865B2 (ja) | 1988-10-12 |
Family
ID=14665721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115566A Granted JPS607752A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607752A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244156A (ja) * | 1986-04-16 | 1987-10-24 | Ibiden Co Ltd | 表面実装用パツケ−ジ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141934A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-06-27 JP JP58115566A patent/JPS607752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607752A (ja) | 1985-01-16 |
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