JPS607752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃａｌ 発明の技術分野
本発明は、半導体装置に係り、特に、リード線端子導出
部の構成およびその製造方法に関す。
部の構成およびその製造方法に関す。
（ｂ） 技術の背景
半導体装置の高性能化が進むに従い、半導体素子内の回
路集積度が上がり、発熱量が増加している。これに対処
するため、効果的な放熱が可能である構成がめられてい
る。
路集積度が上がり、発熱量が増加している。これに対処
するため、効果的な放熱が可能である構成がめられてい
る。
キャビティダウン（Ｃａｖｉｔｙ Ｄｏｓ＊ｎ ）方式
は、この−環として出現して来たもので、その優れた放
熱効果は、優れた半導体装置の実用化に寄与している。
は、この−環として出現して来たもので、その優れた放
熱効果は、優れた半導体装置の実用化に寄与している。
ｆｃ） 従来技術と問題点
第１図（ａｌは従来のキャビティダウン方式による半導
体装置の一例の構成図、第１図（ｂ）はそのパッケージ
本体の構成図で、１はパッケージ本体、２は基板、２ａ
はキャビティ、３ａ・３ｂはリード線端子、４ａ・４ｂ
は導体パターン、５は半導体素子、６はワイヤ、７はカ
バー、８はヒートシンクをそれぞれ示す。
体装置の一例の構成図、第１図（ｂ）はそのパッケージ
本体の構成図で、１はパッケージ本体、２は基板、２ａ
はキャビティ、３ａ・３ｂはリード線端子、４ａ・４ｂ
は導体パターン、５は半導体素子、６はワイヤ、７はカ
バー、８はヒートシンクをそれぞれ示す。
多層セラミックでなり、複数のリード線端子３ａ・３ｂ
等を基板２の面に対して略垂直に植設している基板２に
、半導体素子５を搭載するため設けられたキャビティ２
ａは、リード線端子３ａ・３ｂ等が突出している主面側
に開口し、キャビティ２ａの底面にあって半導体素子５
が接合されるバッドは、リード線端子例えば３ａに導体
パターン４ａで接続されており、他のリード線端子例え
ば３ｂ等は、半導体素子５にワイヤ６で接続される回路
導出バンドに導体パターン４ｂで接続されていて、第１
図（ｂ）に示すパンケージ本体１が、−個の完成部品と
なっている。
等を基板２の面に対して略垂直に植設している基板２に
、半導体素子５を搭載するため設けられたキャビティ２
ａは、リード線端子３ａ・３ｂ等が突出している主面側
に開口し、キャビティ２ａの底面にあって半導体素子５
が接合されるバッドは、リード線端子例えば３ａに導体
パターン４ａで接続されており、他のリード線端子例え
ば３ｂ等は、半導体素子５にワイヤ６で接続される回路
導出バンドに導体パターン４ｂで接続されていて、第１
図（ｂ）に示すパンケージ本体１が、−個の完成部品と
なっている。
これを、半導体装置に組上げるには、半導体素子５をキ
ャビティ２ａの底面に載置接合した後、半導体素子の回
路導出パッドとパッケージ本体１の前記回路導出パッド
とをワイヤ６で接続して、半導体素子５の搭載を済ませ
、キャビティ２ａを封止するためカバー７をキャビティ
２ａの開口に被せ基板２と接合して、半導体装置本体を
完成させ、続いて、基板２の、キャビティ２ａの背面部
分にヒートシンク８を取付けて、第１図（ａ）に示す半
導体装置を完成させる。
ャビティ２ａの底面に載置接合した後、半導体素子の回
路導出パッドとパッケージ本体１の前記回路導出パッド
とをワイヤ６で接続して、半導体素子５の搭載を済ませ
、キャビティ２ａを封止するためカバー７をキャビティ
２ａの開口に被せ基板２と接合して、半導体装置本体を
完成させ、続いて、基板２の、キャビティ２ａの背面部
分にヒートシンク８を取付けて、第１図（ａ）に示す半
導体装置を完成させる。
この、キャビティダウン方式になっている半導体装置は
、半導体素子５と基板２の薄く形成された部分の面、お
よび、基板２のその背面とヒートシンク８とが、全て面
で接合されているため、半導体素子５０表面で発生した
熱は、効果的にヒートシンク８へ伝達されて優れた放熱
機能を持つが、前記半導体素子５をパッケージ本体１に
搭載する作業、特に、ワイヤ６で前記両バンドを接続す
る作業は、基板２に植設されているリード線端子３ａ・
３ｂ等が邪魔になり、極めて困難である欠点がある。
、半導体素子５と基板２の薄く形成された部分の面、お
よび、基板２のその背面とヒートシンク８とが、全て面
で接合されているため、半導体素子５０表面で発生した
熱は、効果的にヒートシンク８へ伝達されて優れた放熱
機能を持つが、前記半導体素子５をパッケージ本体１に
搭載する作業、特に、ワイヤ６で前記両バンドを接続す
る作業は、基板２に植設されているリード線端子３ａ・
３ｂ等が邪魔になり、極めて困難である欠点がある。
（ｄｌ 発明の目的
本発明の目的は上記従来の欠点に鑑み、リー線端子に邪
魔されないで、半導体素子の搭載が可能である、キャビ
ティダウン方式半導体装置の構成およびその製造方法を
提供するにある。
魔されないで、半導体素子の搭載が可能である、キャビ
ティダウン方式半導体装置の構成およびその製造方法を
提供するにある。
（Ｑ） 発明の構成
上記目的は、半導体素子を搭載するパッケージ本体にお
いては、複数なるリード線端子を導出させる個々の導出
部にリード線端子挿入用貫通孔を形成し、該貫通孔を内
面には該パンケージ本体内の内部配線に接続された導体
膜が形成されていて、且つ、該パッケージ本体の主面お
よび裏面のどちらからでも該リード線端子が挿入可能で
あるものにしておき、該パッケージ本体に前記半導体素
子を搭載し、所要の封止等を行った後に、前記複数なる
リード線端子を咳Ｍ通孔に挿入固着させる、また、要す
れば、複数なる前記リード線端子を、予め、絶縁板で相
互に固着しておき、前記複数なるリード線端子を前記貫
通孔に一括挿入固着させる本発明の構成によって達成さ
れる。
いては、複数なるリード線端子を導出させる個々の導出
部にリード線端子挿入用貫通孔を形成し、該貫通孔を内
面には該パンケージ本体内の内部配線に接続された導体
膜が形成されていて、且つ、該パッケージ本体の主面お
よび裏面のどちらからでも該リード線端子が挿入可能で
あるものにしておき、該パッケージ本体に前記半導体素
子を搭載し、所要の封止等を行った後に、前記複数なる
リード線端子を咳Ｍ通孔に挿入固着させる、また、要す
れば、複数なる前記リード線端子を、予め、絶縁板で相
互に固着しておき、前記複数なるリード線端子を前記貫
通孔に一括挿入固着させる本発明の構成によって達成さ
れる。
この構成によれば、半導体素子の搭載時にはリード線端
子が存在しないので、その作業は容易であり、前記リー
ド線端子の突出する部分を、前記パッケージ本体の主面
側である半導体素子搭載面側に位置させて挿入固着すれ
ば、所望のキャビティダウン方式となる。
子が存在しないので、その作業は容易であり、前記リー
ド線端子の突出する部分を、前記パッケージ本体の主面
側である半導体素子搭載面側に位置させて挿入固着すれ
ば、所望のキャビティダウン方式となる。
更に、前記リード線端子の突出する部分を、裏面側に位
置させて挿入固着すれば、キャビティアップ（Ｃａｖｉ
ｔｙ Ｕｐ ）方式となり、部品の共通化にも寄与でき
る。
置させて挿入固着すれば、キャビティアップ（Ｃａｖｉ
ｔｙ Ｕｐ ）方式となり、部品の共通化にも寄与でき
る。
また、半導体素子の搭載・封止の工程は、パンケージ本
体にはリード線端子の如き異形をなす突起物がないので
、組立自動化もやり易くなる利点がある。
体にはリード線端子の如き異形をなす突起物がないので
、組立自動化もやり易くなる利点がある。
（ｆｌ 発明の実施例
以下本発明の実施例を図により説明する。全図を通じ同
一符号は同一対象物を示す。
一符号は同一対象物を示す。
第２図は本発明の構成によるパフケージ本体の一例の構
成図、第３図は同じく半導体装置本体の構成図、第４図
は同じくリード線端子組立の構成図、第５図（ａ）・第
５図（ｂ）は同じくキャビティダウン方式である半導体
装置完成の構成図、第６図（ａ）・第６図（ｂｌは同じ
くキャビティア・ノブ方式である半導体装置完成の構成
図で、９は絶縁板、１１は、＜ソケージ本体、１２は基
板、１２ａ、はキャビティ、１３ａ１３ｂは貫通孔、１
４ａ ４４ｂは導体パターン、２０は半導体装置本体、
２１はリード線端子組立、２３ａ・２３ｂはリード線端
子、２４ａ ・２４ｂは挿着部、２５ａ ・２５ｂは突
出部をそれぞれ示す。
成図、第３図は同じく半導体装置本体の構成図、第４図
は同じくリード線端子組立の構成図、第５図（ａ）・第
５図（ｂ）は同じくキャビティダウン方式である半導体
装置完成の構成図、第６図（ａ）・第６図（ｂｌは同じ
くキャビティア・ノブ方式である半導体装置完成の構成
図で、９は絶縁板、１１は、＜ソケージ本体、１２は基
板、１２ａ、はキャビティ、１３ａ１３ｂは貫通孔、１
４ａ ４４ｂは導体パターン、２０は半導体装置本体、
２１はリード線端子組立、２３ａ・２３ｂはリード線端
子、２４ａ ・２４ｂは挿着部、２５ａ ・２５ｂは突
出部をそれぞれ示す。
第２図に示すパッケージ本体１１は、第１図山）に示す
パッケージ本体１におけるリード線端子３ａ・３ｂ等を
除去し、代わりに、その導出部に、リード線端子がパッ
ケージ本体１１の主面及び裏面のどちらからも略垂直に
挿入可能であって、内面に導体膜を有する複数の貫通孔
１３ａ ・１３ｂ等を形成したものである。そして、第
１図（ｂ）の場合と同様に、貫通孔例えば１３ａの導体
膜は導体パターン１４ａに、他の貫通孔１３ｂ等の導体
膜は導体パターン１４ｂに接続されている。
パッケージ本体１におけるリード線端子３ａ・３ｂ等を
除去し、代わりに、その導出部に、リード線端子がパッ
ケージ本体１１の主面及び裏面のどちらからも略垂直に
挿入可能であって、内面に導体膜を有する複数の貫通孔
１３ａ ・１３ｂ等を形成したものである。そして、第
１図（ｂ）の場合と同様に、貫通孔例えば１３ａの導体
膜は導体パターン１４ａに、他の貫通孔１３ｂ等の導体
膜は導体パターン１４ｂに接続されている。
半導体装置を組上げる手順は次のようにする。
最初は、半導体素子５をキャビティ１２ａの底面に載置
接合し、ワイヤ６で接続する半導体素子５の搭載を済ま
せ、カバー７でキャビティ１２ａを封止して第３図に示
す半導体装置本体２０を完成させる。この作業内容は、
第１図（ａｌの場合と同様であるが、リード線端子の如
く作業の邪魔になるものが無く平板状であるため、作業
は容易であり、自動化もやり易い。
接合し、ワイヤ６で接続する半導体素子５の搭載を済ま
せ、カバー７でキャビティ１２ａを封止して第３図に示
す半導体装置本体２０を完成させる。この作業内容は、
第１図（ａｌの場合と同様であるが、リード線端子の如
く作業の邪魔になるものが無く平板状であるため、作業
は容易であり、自動化もやり易い。
続いて、第５図（ａ）のように、リード線端子２３ａ・
２３ｂ等の、突出させる突出部２５ａ ・２５ｂ等をキ
ャビティ１２ａの開口側に位置させて、挿着部２４ａ・
２４ｂ等を、パッケージ本体１１の貫通孔１３ａ ・１
３ｂ等に挿入固着させ、反対側にヒートシンク８を取付
けて、キャビティダウン方式の半導体装置を完成させる
。
２３ｂ等の、突出させる突出部２５ａ ・２５ｂ等をキ
ャビティ１２ａの開口側に位置させて、挿着部２４ａ・
２４ｂ等を、パッケージ本体１１の貫通孔１３ａ ・１
３ｂ等に挿入固着させ、反対側にヒートシンク８を取付
けて、キャビティダウン方式の半導体装置を完成させる
。
複数なるリード線端子２３ａ ・２３ｂ等の挿入固着を
一括して行いたい場合には、第４図に示すリード線端子
組立２１を用意すれば良い。これは、リード線端子２３
ａ ・２３ｂ等が、貫通孔１３ａ ・１３ｂの配列に合
致させた配置になって、その、挿着部２４ａ・２４ｂ等
と、突出部２５ａ ・２５ｂ等との開示、絶縁材でなる
絶縁板９で相互に固着されているもので、これを使用し
た場合の半導体装置完成は第５図（ｂ）の如くなる。
一括して行いたい場合には、第４図に示すリード線端子
組立２１を用意すれば良い。これは、リード線端子２３
ａ ・２３ｂ等が、貫通孔１３ａ ・１３ｂの配列に合
致させた配置になって、その、挿着部２４ａ・２４ｂ等
と、突出部２５ａ ・２５ｂ等との開示、絶縁材でなる
絶縁板９で相互に固着されているもので、これを使用し
た場合の半導体装置完成は第５図（ｂ）の如くなる。
以上の構成において、リード線端子２３ａ ・２３ｂ等
の突出部２５ａ ・２５ｂ等をキャビティ１２ａの開口
側と反対に位置させて、挿入固着すれば、第６図（ａ）
・第６図（ｂｌのように、キャビティア・ノブ方式の半
導体装置にすることができる。従って、本発明の構成で
は、両方式で、部品の共通化を図ることも可能である。
の突出部２５ａ ・２５ｂ等をキャビティ１２ａの開口
側と反対に位置させて、挿入固着すれば、第６図（ａ）
・第６図（ｂｌのように、キャビティア・ノブ方式の半
導体装置にすることができる。従って、本発明の構成で
は、両方式で、部品の共通化を図ることも可能である。
（ｇｌ 発明の効果
以上に説明したように、本発明による構成によれば、リ
ード線端子に邪魔されないで半導体素子の搭載が可能で
ある、キャビティダウン方式半導体装置の構成およびそ
の製造方法が提供出来、更に、キャビティアップ方式と
の部品の共通化も可能になり、半導体装置の製造安定化
を可能にさせる効果がある。
ード線端子に邪魔されないで半導体素子の搭載が可能で
ある、キャビティダウン方式半導体装置の構成およびそ
の製造方法が提供出来、更に、キャビティアップ方式と
の部品の共通化も可能になり、半導体装置の製造安定化
を可能にさせる効果がある。
第１図（ａｌは従来のキャビティダウン方式による半導
体装置の一例の構成図、第１図（６）はそのパッケージ
本体の構成図、第２図は本発明の構成によるパンケージ
本体の一例の構成図、第３図は同じ（半導体装置本体の
構成図、第４図は同じ（リード線端子組立の構成図、第
５図（ａ）・第５図（ｂ）は同じくキャビティダウン方
式である半導体装置完成の構成図、第６図（ａ）・第６
図１ｂ）は同じくキャビティアップ方式である半導体装
置完成の構成図である。 図面において、１はパンケージ本体、２は基板、２ａは
キャビティ、３ａ・３ｂはリード線端子、４ａ・４ｂは
導体パターン、５は半導体素子、６はワイヤ、７はカバ
ー、８はヒートシンク、９は絶縁板、１１はパッケージ
本体、１２は基板、１２ａはキャビティ、１３ａ・１３
ｂは貫通孔、１４ａ ４４ｂは導体パターン、２０は半
導体装置本体、２１はリード線端子組立、２３ａ−２３
ｂはリード線端子、２４ａ ・２４ｂは挿着部、２５ａ
・２５ｂは突出部をそれぞれ示す。 第４−回
体装置の一例の構成図、第１図（６）はそのパッケージ
本体の構成図、第２図は本発明の構成によるパンケージ
本体の一例の構成図、第３図は同じ（半導体装置本体の
構成図、第４図は同じ（リード線端子組立の構成図、第
５図（ａ）・第５図（ｂ）は同じくキャビティダウン方
式である半導体装置完成の構成図、第６図（ａ）・第６
図１ｂ）は同じくキャビティアップ方式である半導体装
置完成の構成図である。 図面において、１はパンケージ本体、２は基板、２ａは
キャビティ、３ａ・３ｂはリード線端子、４ａ・４ｂは
導体パターン、５は半導体素子、６はワイヤ、７はカバ
ー、８はヒートシンク、９は絶縁板、１１はパッケージ
本体、１２は基板、１２ａはキャビティ、１３ａ・１３
ｂは貫通孔、１４ａ ４４ｂは導体パターン、２０は半
導体装置本体、２１はリード線端子組立、２３ａ−２３
ｂはリード線端子、２４ａ ・２４ｂは挿着部、２５ａ
・２５ｂは突出部をそれぞれ示す。 第４−回
Claims (1)
- 【特許請求の範囲】 （１１半導体素子が搭載されるパッケージ本体にリード
線端子挿入用貫通孔が複数形成され、該貫通孔は内面に
は該パンケージ本体内の内部配線に接続された導体膜が
形成されていて、且つ、該パンケージ本体の主面および
裏面のどちらからでもリード線端子が挿入可能であって
、該貫通孔に複数の該リード線端子がそれぞれ挿入固着
されてなることを特徴とする半導体装置。 （２）前記複数のリード線端子は、前記パンケージ本体
とは別なる絶縁板で、相互に保持されていることを特徴
とする特許請求の範囲第（１）項記載の半導体装置。 （３）前記リード線端子は、前記半導体素子の搭載面と
同じ側に突出していることを特徴とする特許請求の範囲
第（１１項又は第（２）項記載の半導体装置。 （４）半導体素子を搭載するパッケージ本体に、内面に
導体膜を有するリード線端子挿入用の貫通孔を複数個形
成する工程と、該パッケージ本体に該半導体素子の搭載
を行い封止する工程と、しかる後、複数のリード線端子
を該貫通孔に挿入固着する工程とを含むことを特徴とす
る半導体装置の製造方法。 （５）前記リード線端子を貫通孔に挿入固着する工程に
おいて、前記複数のリード線端子を予め絶縁板で相互に
保持しておき、それを前記貫通孔に一括挿入固着するこ
とを特徴とする特許請求の範囲第（４）項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115566A JPS607752A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115566A JPS607752A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607752A true JPS607752A (ja) | 1985-01-16 |
| JPS6350865B2 JPS6350865B2 (ja) | 1988-10-12 |
Family
ID=14665721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115566A Granted JPS607752A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244156A (ja) * | 1986-04-16 | 1987-10-24 | Ibiden Co Ltd | 表面実装用パツケ−ジ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141934A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-06-27 JP JP58115566A patent/JPS607752A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141934A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244156A (ja) * | 1986-04-16 | 1987-10-24 | Ibiden Co Ltd | 表面実装用パツケ−ジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350865B2 (ja) | 1988-10-12 |
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