JPS6350872B2 - - Google Patents
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- Publication number
- JPS6350872B2 JPS6350872B2 JP54160693A JP16069379A JPS6350872B2 JP S6350872 B2 JPS6350872 B2 JP S6350872B2 JP 54160693 A JP54160693 A JP 54160693A JP 16069379 A JP16069379 A JP 16069379A JP S6350872 B2 JPS6350872 B2 JP S6350872B2
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- JP
- Japan
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- region
- insulating film
- drain
- drain region
- field plate
- Prior art date
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- Expired
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高耐圧MOS電界効果トランジスタ
（以下高耐圧MOSFETと略す）に関するもので
ある。
（以下高耐圧MOSFETと略す）に関するもので
ある。
MOSFETの高耐圧化を図る一つの方法とし
て、ゲート電極端の電界集中を防ぐために、ドレ
イン領域の周辺にドレイン領域の一部として同一
導電型の高抵抗層を設ける方法が試みられてい
る。第１図はこの種の高耐圧MOSFETの断面図
を示したものである。図に於て１はＰ型基板で、
該基板１にN+ソース領域２及びN+ドレイン領域
３が夫々形成されているが、ソース領域２の周囲
には自己整合プロセスによつてMOSFETのゲー
トチヤネルのためのP+領域４が設けられ、また
ドレイン領域３の周囲にはゲート電極端の電界集
中を防ぐためにドレイン領域の一部として同一導
電型の高抵抗層５が設けられている。上記のよう
な不純物拡散がなされた基板１に対して、該基板
１の表面には、ソース領域２及びドレイン領域３
に夫々接続されたソース電極６及びドレイン電極
７がAl或いは多結晶Si等によつて設けられてい
るが、いずれの電極も各領域に電気的接続するだ
けでなく、導体が周辺基板上の絶縁膜８に延びた
フイールドプレート部６′，７′が一体的に設けら
れている。ソース電極６から延びたフイールドプ
レート６′はゲート電極端の電界を緩和する役目
を果たし、ドレイン電極７から延びたフイールド
プレート７′はドレインのN+−N-境界付近での
電界の集中を緩和する。図中９はチヤネル領域４
上に設けられたゲート電極である。
て、ゲート電極端の電界集中を防ぐために、ドレ
イン領域の周辺にドレイン領域の一部として同一
導電型の高抵抗層を設ける方法が試みられてい
る。第１図はこの種の高耐圧MOSFETの断面図
を示したものである。図に於て１はＰ型基板で、
該基板１にN+ソース領域２及びN+ドレイン領域
３が夫々形成されているが、ソース領域２の周囲
には自己整合プロセスによつてMOSFETのゲー
トチヤネルのためのP+領域４が設けられ、また
ドレイン領域３の周囲にはゲート電極端の電界集
中を防ぐためにドレイン領域の一部として同一導
電型の高抵抗層５が設けられている。上記のよう
な不純物拡散がなされた基板１に対して、該基板
１の表面には、ソース領域２及びドレイン領域３
に夫々接続されたソース電極６及びドレイン電極
７がAl或いは多結晶Si等によつて設けられてい
るが、いずれの電極も各領域に電気的接続するだ
けでなく、導体が周辺基板上の絶縁膜８に延びた
フイールドプレート部６′，７′が一体的に設けら
れている。ソース電極６から延びたフイールドプ
レート６′はゲート電極端の電界を緩和する役目
を果たし、ドレイン電極７から延びたフイールド
プレート７′はドレインのN+−N-境界付近での
電界の集中を緩和する。図中９はチヤネル領域４
上に設けられたゲート電極である。
ここで上記各フイールドプレート６′，７′は互
いに延ばし過ぎると、フイールドプレート６′が
ドレイン領域３に及ぼす逆フイールドプレート効
果及びフイールドプレート７′のゲート電極端に
及ぼす逆フイールドプレート効果が顕著になり、
逆に耐圧を低下させる結果になる。
いに延ばし過ぎると、フイールドプレート６′が
ドレイン領域３に及ぼす逆フイールドプレート効
果及びフイールドプレート７′のゲート電極端に
及ぼす逆フイールドプレート効果が顕著になり、
逆に耐圧を低下させる結果になる。
また上記構造のMOSFETは、両側から延びて
きたフイールドプレート６′，７′間に、Al或い
は多結晶Siのような導体で被覆されない高抵抗層
５の領域が生じることになり、該導体被覆されな
い高抵抗層５の領域は外部電荷の影響を受けてオ
ン耐圧、ドレイン電流、及びRON等の電気的特性
が変動する欠点があつた。
きたフイールドプレート６′，７′間に、Al或い
は多結晶Siのような導体で被覆されない高抵抗層
５の領域が生じることになり、該導体被覆されな
い高抵抗層５の領域は外部電荷の影響を受けてオ
ン耐圧、ドレイン電流、及びRON等の電気的特性
が変動する欠点があつた。
本発明は上記従来の高耐圧MOSFETにおける
欠点を除去し、耐圧特性にすぐれ且つ信頼性の高
いMOSFETを提供するもので、図面を用いて実
施例を詳細に説明する。
欠点を除去し、耐圧特性にすぐれ且つ信頼性の高
いMOSFETを提供するもので、図面を用いて実
施例を詳細に説明する。
第２図ａにおいてP-基板１には前記従来
MOSFETと同様にソース領域２、ドレイン領域
３、P+チヤネル領域４及びN-高抵抗層５が形成
され、ソース領域２にはソース電極６が、ドレイ
ン領域３にはドレイン電極７が電気的接続され、
その他の基板表面は絶縁膜８で被覆されている。
尚９はチヤネル領域４上に設けられた所定膜厚の
ゲート酸化膜上に形成されたゲート電極である。
ここで上記従来の欠点を除去するために、ソース
電極側から延ばしたフイールドプレートとドレイ
ン電極側から延ばしたフイールドプレートは互い
に延ばし過ぎないで、しかも第１図のＡのような
導体被覆されない領域が形成されないようにする
ため高抵抗層領域上の中央部付近で上記両フイー
ルドプレートが絶縁層を介して一部重なり合うよ
うに設けられている。即ち第２図ａに示した実施
例はソース電極側から延ばしたフイールドプレー
トとしてソース電極と一体的に設けられたフイー
ルドプレート６′が形成され、ドレイン電極側か
ら延ばしたフイールドプレートとして被覆導体１
０1が、フイールドプレート６′，７′面に対して
基板表面に近い絶縁層中に設けられ、ゲート電極
９を作成する工程を利用して同時に形成され、ド
レイン領域３に接続された導体の延長として設け
られている。第２図ｂ及びｃも同様に被覆導体１
０2，１０3が基板表面に近い絶縁膜中に形成され
るが、ドレイン或いはソース電極の延長部として
設けられるものではなく、領域Ａを被う島状に被
覆導体１０2，１０3が形成され、該被覆導体をソ
ース或いはドレインのフイールドプレート６′，
７′を作成する工程でソース或いはドレインに電
気的接続させて形成される。第３図に示す実施例
はフイールドプレート面上に更に絶縁膜８′を被
着し、該絶縁膜８′上に上記領域Ａをほぼ被う面
積に被覆導体１０4が設けられ、ソース電極６に
電気的接続されている。該被覆導体１０4はドレ
イン電極７側に電気的接続されても実施し得る。
また第４図はドレイン電極７に接続された配線１
１を更に延長させて領域Ａを充分被う形状に設
け、被覆導体１０5を配線と一体的に形成したも
のである。
MOSFETと同様にソース領域２、ドレイン領域
３、P+チヤネル領域４及びN-高抵抗層５が形成
され、ソース領域２にはソース電極６が、ドレイ
ン領域３にはドレイン電極７が電気的接続され、
その他の基板表面は絶縁膜８で被覆されている。
尚９はチヤネル領域４上に設けられた所定膜厚の
ゲート酸化膜上に形成されたゲート電極である。
ここで上記従来の欠点を除去するために、ソース
電極側から延ばしたフイールドプレートとドレイ
ン電極側から延ばしたフイールドプレートは互い
に延ばし過ぎないで、しかも第１図のＡのような
導体被覆されない領域が形成されないようにする
ため高抵抗層領域上の中央部付近で上記両フイー
ルドプレートが絶縁層を介して一部重なり合うよ
うに設けられている。即ち第２図ａに示した実施
例はソース電極側から延ばしたフイールドプレー
トとしてソース電極と一体的に設けられたフイー
ルドプレート６′が形成され、ドレイン電極側か
ら延ばしたフイールドプレートとして被覆導体１
０1が、フイールドプレート６′，７′面に対して
基板表面に近い絶縁層中に設けられ、ゲート電極
９を作成する工程を利用して同時に形成され、ド
レイン領域３に接続された導体の延長として設け
られている。第２図ｂ及びｃも同様に被覆導体１
０2，１０3が基板表面に近い絶縁膜中に形成され
るが、ドレイン或いはソース電極の延長部として
設けられるものではなく、領域Ａを被う島状に被
覆導体１０2，１０3が形成され、該被覆導体をソ
ース或いはドレインのフイールドプレート６′，
７′を作成する工程でソース或いはドレインに電
気的接続させて形成される。第３図に示す実施例
はフイールドプレート面上に更に絶縁膜８′を被
着し、該絶縁膜８′上に上記領域Ａをほぼ被う面
積に被覆導体１０4が設けられ、ソース電極６に
電気的接続されている。該被覆導体１０4はドレ
イン電極７側に電気的接続されても実施し得る。
また第４図はドレイン電極７に接続された配線１
１を更に延長させて領域Ａを充分被う形状に設
け、被覆導体１０5を配線と一体的に形成したも
のである。
第５図は本発明による被覆導体が設けられた高
耐圧MOSFETと被覆導体を具備していない前述
の従来MOSFETとの高温バイアス条件下におけ
るRONの時間的変化を示す。曲線は本発明によ
るMOSFETの、曲線は従来のMOSFETにお
ける変化を示し、図から明らかなように、従来
MOSFETは時間と共に急速に変化しているが本
発明MOSFETはほとんど変動せず安定した特性
を示す。尚試験時の温度は100℃、VDS＝200V及
びVGS＝OVである。
耐圧MOSFETと被覆導体を具備していない前述
の従来MOSFETとの高温バイアス条件下におけ
るRONの時間的変化を示す。曲線は本発明によ
るMOSFETの、曲線は従来のMOSFETにお
ける変化を示し、図から明らかなように、従来
MOSFETは時間と共に急速に変化しているが本
発明MOSFETはほとんど変動せず安定した特性
を示す。尚試験時の温度は100℃、VDS＝200V及
びVGS＝OVである。
以上本発明によれば、ソース及びドレイン電極
と夫々一体的にフイールドプレートを形成するこ
とにより、ドレイン側のゲート電極端での電界集
中及びドレイン領域と高抵抗層との境界付近での
電界集中を緩和できる上、ドレイン電極と一体的
なフイールドプレートは、それにより覆われた高
抵抗層との間で蓄積層を発生させ、実質的に前記
フイールドプレートで覆われない高抵抗層より高
い不純物濃度領域と同等の動作を行わせることが
でき、高抵抗層に濃度勾配を形成したものと同等
の効果が得られ、電界集中が和らぐ。更に、被覆
導体の端部が上記両フイールドプレートと重なつ
ているため、高抵抗層領域上が導体で完全に被覆
されて外部電荷の影響を受けることが極めて少な
くなる。したがつて、特性変動のない信頼性のよ
い高耐圧MOSFETが得られる。
と夫々一体的にフイールドプレートを形成するこ
とにより、ドレイン側のゲート電極端での電界集
中及びドレイン領域と高抵抗層との境界付近での
電界集中を緩和できる上、ドレイン電極と一体的
なフイールドプレートは、それにより覆われた高
抵抗層との間で蓄積層を発生させ、実質的に前記
フイールドプレートで覆われない高抵抗層より高
い不純物濃度領域と同等の動作を行わせることが
でき、高抵抗層に濃度勾配を形成したものと同等
の効果が得られ、電界集中が和らぐ。更に、被覆
導体の端部が上記両フイールドプレートと重なつ
ているため、高抵抗層領域上が導体で完全に被覆
されて外部電荷の影響を受けることが極めて少な
くなる。したがつて、特性変動のない信頼性のよ
い高耐圧MOSFETが得られる。
第１図は従来装置の断面図、第２図ａは本発明
による高耐圧MOSFETの断面図、第２図ｂ，
ｃ、第３図、第４図は本発明による他の実施例の
高耐圧MOSFETの断面図、第５図は従来装置と
本発明による高耐圧MOSFETとのRONの特性を
比較した図である。 １：P-基板、２：ソース領域、３：ドレイン
領域、４：P+チヤネル領域、５：高抵抗層領域、
６：ソース電極、７：ドレイン電極、６′，７′：
フイールドプレート、８：絶縁膜、９：ゲート電
極、１０1，１０2：被覆導体。
による高耐圧MOSFETの断面図、第２図ｂ，
ｃ、第３図、第４図は本発明による他の実施例の
高耐圧MOSFETの断面図、第５図は従来装置と
本発明による高耐圧MOSFETとのRONの特性を
比較した図である。 １：P-基板、２：ソース領域、３：ドレイン
領域、４：P+チヤネル領域、５：高抵抗層領域、
６：ソース電極、７：ドレイン電極、６′，７′：
フイールドプレート、８：絶縁膜、９：ゲート電
極、１０1，１０2：被覆導体。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成されたドレイン領域を囲ん
で、ドレイン領域と同一導電型の高抵抗領域が形
成された高耐圧MOS電界効果トランジスタにお
いて、 ソース領域から半導体基板の絶縁膜上に延びて
上記高抵抗領域の境界上を覆うフイールドプレー
トと、 ドレイン領域から半導体基板の絶縁膜上に延び
てドレイン領域と高抵抗領域との境界上を覆うフ
イールドプレートと、 上記両フイールドプレート間の絶縁膜を覆い、
且つ端部が絶縁層を介して上記両フイールドプレ
ートと重なり、一方のフイールドプレートに電気
的に接続された被覆導体とを備えてなり、該被覆
導体と絶縁膜上のフイールドプレートとで上記高
抵抗領域上の絶縁膜をほぼ被つてなることを特徴
とする高耐圧MOS電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16069379A JPS5683077A (en) | 1979-12-10 | 1979-12-10 | High tension mos field-effect transistor |
| DE3046749A DE3046749C2 (de) | 1979-12-10 | 1980-12-10 | MOS-Transistor für hohe Betriebsspannungen |
| US06/655,638 US4614959A (en) | 1979-12-10 | 1984-09-28 | Improved high voltage MOS transistor with field plate layers for preventing reverse field plate effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16069379A JPS5683077A (en) | 1979-12-10 | 1979-12-10 | High tension mos field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683077A JPS5683077A (en) | 1981-07-07 |
| JPS6350872B2 true JPS6350872B2 (ja) | 1988-10-12 |
Family
ID=15720418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16069379A Granted JPS5683077A (en) | 1979-12-10 | 1979-12-10 | High tension mos field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683077A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0460251B1 (de) * | 1990-06-05 | 1998-11-18 | Siemens Aktiengesellschaft | Herstellverfahren für einen Leistungs-MISFET |
| US5918137A (en) * | 1998-04-27 | 1999-06-29 | Spectrian, Inc. | MOS transistor with shield coplanar with gate electrode |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53980A (en) * | 1977-07-13 | 1978-01-07 | Hitachi Ltd | Field-effect transistor of high dielectric strength |
-
1979
- 1979-12-10 JP JP16069379A patent/JPS5683077A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683077A (en) | 1981-07-07 |
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