JPS6351249B2 - - Google Patents
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- Publication number
- JPS6351249B2 JPS6351249B2 JP55048631A JP4863180A JPS6351249B2 JP S6351249 B2 JPS6351249 B2 JP S6351249B2 JP 55048631 A JP55048631 A JP 55048631A JP 4863180 A JP4863180 A JP 4863180A JP S6351249 B2 JPS6351249 B2 JP S6351249B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- frequency
- count
- capacitance
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
- G01D5/14—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage
- G01D5/24—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying capacitance
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
本発明は、各種プロセス量の変位を検出のう
え、電気信号へ変換する際に用いられる変位変換
方式に関するものである。
え、電気信号へ変換する際に用いられる変位変換
方式に関するものである。
かゝる変位変換方式は、各種プロセス量を電気
信号へ変換し、遠隔の受信部へ伝送する場合等に
用いられており、従来は、差動容量形センサ等の
可変インピーダンスセンサを用い、これへ高周波
信号を通じ、可変インピーダンスに通ずる電流の
変化をアナログ回路により検出する方式が主とし
て採用されていた。
信号へ変換し、遠隔の受信部へ伝送する場合等に
用いられており、従来は、差動容量形センサ等の
可変インピーダンスセンサを用い、これへ高周波
信号を通じ、可変インピーダンスに通ずる電流の
変化をアナログ回路により検出する方式が主とし
て採用されていた。
しかし、アナログ回路を用いることにより、温
度特性の補償を要すると共に、各部の調整に工数
を要し、製造コストが高価となる欠点を生じてい
た。
度特性の補償を要すると共に、各部の調整に工数
を要し、製造コストが高価となる欠点を生じてい
た。
本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、デイジタル回路を主体とした構成
により、製造コストの低減を容易に達成すると共
に、動作の安定な、変位変換方式を提供するもの
である。
る目的を有し、デイジタル回路を主体とした構成
により、製造コストの低減を容易に達成すると共
に、動作の安定な、変位変換方式を提供するもの
である。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は、基本構成を示すブロツク図であり、
プロセス量の変位Ｐに応じて移動する可動電極
MPと、固定電極SPとにより可変容量形のセンサ
SSが構成され、その静電容量Csがプロセス量に
応じて変化するものとなつている一方、センサ
SSと同一条件下に設けられた対向電極等からな
る基準容量CRが形成されており、これらは、切
替部SWにより交互に励振部EXへ接続されるも
のとなつている。
プロセス量の変位Ｐに応じて移動する可動電極
MPと、固定電極SPとにより可変容量形のセンサ
SSが構成され、その静電容量Csがプロセス量に
応じて変化するものとなつている一方、センサ
SSと同一条件下に設けられた対向電極等からな
る基準容量CRが形成されており、これらは、切
替部SWにより交互に励振部EXへ接続されるも
のとなつている。
このため、切替部SWの動作に応じ、励振部
EXは、静電容量Csまたは基準容量CRにより定め
られる周波数の発振を行ない、静電容量Csに応
じた第１周波数fsと、基準容量CRに応じた第２周
波数fRの発振とが交互に行なわれるものとなつて
いる。
EXは、静電容量Csまたは基準容量CRにより定め
られる周波数の発振を行ない、静電容量Csに応
じた第１周波数fsと、基準容量CRに応じた第２周
波数fRの発振とが交互に行なわれるものとなつて
いる。
また、制御部CTは、励振部EXの出力に基づ
き、互に同一時間のサンプリング期間とロツク期
間とを定め、サンプリング期間に切替部SWを基
準容量CR側へ、ロツク期間には切替部SWを静電
容量Cs側へ切替えさせる制御を行なつている。
き、互に同一時間のサンプリング期間とロツク期
間とを定め、サンプリング期間に切替部SWを基
準容量CR側へ、ロツク期間には切替部SWを静電
容量Cs側へ切替えさせる制御を行なつている。
このほか、制御部CTは、変換部CVの制御も行
なつており、ロツク期間において変換部CVを動
作状態とし、静電容量Csに応じた第１周波数fsを
カウントさせ、このカウント結果に基づいた電気
信号を出力OUTへ送出されている。
なつており、ロツク期間において変換部CVを動
作状態とし、静電容量Csに応じた第１周波数fsを
カウントさせ、このカウント結果に基づいた電気
信号を出力OUTへ送出されている。
こゝで、励振部EXにCR形発振回路を用いるも
のとし、その発振周波数に関与する定数をK1と
すれば、次式が成立する。
のとし、その発振周波数に関与する定数をK1と
すれば、次式が成立する。
fs＝１／Cs・K1 ……(1)
fR＝１／CR・K1 ……(2)
また、センサSSにおける可動電極MPと固定電
極SPとの対向間隔をｄとし、両電極MP，SP間
に介在する絶縁物の誘電率、および、両電極
MP，SPの対向面積等により定まる定数をK2と
すれば、静電容量Csは次式によつて示される。
極SPとの対向間隔をｄとし、両電極MP，SP間
に介在する絶縁物の誘電率、および、両電極
MP，SPの対向面積等により定まる定数をK2と
すれば、静電容量Csは次式によつて示される。
Cs＝１／ｄ・K2 ……(3)
(1)式へ(3)式を代入すれば、
fs＝ｄ・K1／K2 ……(4)
一方、サンプリング期間tRに、制御部CTへ与
えられる第２周波数fRのパルス数をNRとすれば、
サンプリング期間tRとロツク期間tsとが等しいも
のとして制御部CTにより定められるため、次式
が成立する。
えられる第２周波数fRのパルス数をNRとすれば、
サンプリング期間tRとロツク期間tsとが等しいも
のとして制御部CTにより定められるため、次式
が成立する。
tR＝１／fR・NR ……(5)
tR＝fs ……(6)
このため、ロツク期間tsに、第１周波数fsによ
り発生するパルス数Nsは、次式によつて与えら
れる。
り発生するパルス数Nsは、次式によつて与えら
れる。
Ns＝fs・ts ……(7)
したがつて、以上の各式から次式が得られる。
Ns＝ｄ・K1／K2・tR＝ｄ・K1／K2・CR／K1・NR
＝ｄ・NR・CR・１／K2 ……(8)
すなわち、ロツク期間tsのパルス数Nsは、セン
サSSにおける可動電極MPと固定電極SPとの対
向間隔ｄに対し、NR，CR、1/K2等の係数を乗じ
たものとして与えられ、これらの係数を安定に保
てば、パルス数Nsをカウントすることにより、
プロセス量の変位Ｐを安定かつ正確に求めること
ができる。
サSSにおける可動電極MPと固定電極SPとの対
向間隔ｄに対し、NR，CR、1/K2等の係数を乗じ
たものとして与えられ、これらの係数を安定に保
てば、パルス数Nsをカウントすることにより、
プロセス量の変位Ｐを安定かつ正確に求めること
ができる。
なお、注目すべきは、励振部EXの定数K1が(8)
式になく、周囲温度、電源電圧の変動等に基づく
定数K1の変化が排除されていることであり、同
時に、基準容量CRをセンサSSと同一材料により
構成し、かつ、同一条件下に設ければ、温度変化
等に基づくCR，K2の変動が相殺されることであ
る。
式になく、周囲温度、電源電圧の変動等に基づく
定数K1の変化が排除されていることであり、同
時に、基準容量CRをセンサSSと同一材料により
構成し、かつ、同一条件下に設ければ、温度変化
等に基づくCR，K2の変動が相殺されることであ
る。
したがつて、励振部EXとしては、特に高安定
度のものを必要とせず、簡易な構成のものを用い
て十分な結果が得られる。
度のものを必要とせず、簡易な構成のものを用い
て十分な結果が得られる。
第２図は第１図の具体的構成を示す回路図であ
り、２線式伝送器を出力部OUとして付加した場
合を示しており、切替部SWには、互に逆極性の
電界効果形トランジスタ（以下、FET）Q1，Q2
を用い、励振部EXとしては、出力の反転する入
力側スレシホールドレベルが、立上り時に高く、
立下り時に低いヒステリシス特性を有するインバ
ータIN1と、充放電用の抵抗器R1とが用いられ、
FET・Q1がオンのときに静電容量Csがインバー
タIN1の入力へ接続され、インバータIN1の出力
により抵抗器R1を介した充放電が、静電容量Cs
に対して行なわれる一方、FET・Q2がオンのと
きには基準容量CRがインバータIN1の入力へ接続
され、同様の充放電が基準容量CRに対して行な
われるため、FET・Q1がオンのときに第１周波
数fsの発振が、FET・Q2がオンのときには第２
周波数fRの発振が行なわれるものとなつている。
り、２線式伝送器を出力部OUとして付加した場
合を示しており、切替部SWには、互に逆極性の
電界効果形トランジスタ（以下、FET）Q1，Q2
を用い、励振部EXとしては、出力の反転する入
力側スレシホールドレベルが、立上り時に高く、
立下り時に低いヒステリシス特性を有するインバ
ータIN1と、充放電用の抵抗器R1とが用いられ、
FET・Q1がオンのときに静電容量Csがインバー
タIN1の入力へ接続され、インバータIN1の出力
により抵抗器R1を介した充放電が、静電容量Cs
に対して行なわれる一方、FET・Q2がオンのと
きには基準容量CRがインバータIN1の入力へ接続
され、同様の充放電が基準容量CRに対して行な
われるため、FET・Q1がオンのときに第１周波
数fsの発振が、FET・Q2がオンのときには第２
周波数fRの発振が行なわれるものとなつている。
また、制御部CTには、カウンタCT1が設けて
あり、インヒビツトゲートG1、ANDゲートG2お
よびORゲートG3からなる切替回路を介して、励
振部EXの出力と、インバータIN1と同様のイン
バータIN2およびコンデンサC1、抵抗器R2により
構成される発振器の出力とが、カウンタCT1のク
ロツク入力CLへ交互に与えられ、そのカウント
出力ｎにより、FET・Q1，Q2のオン、オフ制御
が行なわれると共に、抵抗器R3とコンデンサC2
とからなる積分回路および、演演増幅器A1、抵
抗器R4，R5ならびにコンデンサC3により構成さ
れる積分増幅回路を介して、可変容量ダイオード
Ｄへ制御電圧を印加し、インバータIN2による発
振器の発振周波数を制御している。
あり、インヒビツトゲートG1、ANDゲートG2お
よびORゲートG3からなる切替回路を介して、励
振部EXの出力と、インバータIN1と同様のイン
バータIN2およびコンデンサC1、抵抗器R2により
構成される発振器の出力とが、カウンタCT1のク
ロツク入力CLへ交互に与えられ、そのカウント
出力ｎにより、FET・Q1，Q2のオン、オフ制御
が行なわれると共に、抵抗器R3とコンデンサC2
とからなる積分回路および、演演増幅器A1、抵
抗器R4，R5ならびにコンデンサC3により構成さ
れる積分増幅回路を介して、可変容量ダイオード
Ｄへ制御電圧を印加し、インバータIN2による発
振器の発振周波数を制御している。
このため、カウンタCT1のカウント出力ｎが
“Ｌ”（低レベル）の間は、FET・Q2がオンとな
り、第２周波数fRの発振がなされ、この出力がイ
ンヒビツトゲートG1およびORゲートG3を介して
カウンタCT1へ与えられ、第２周波数fRのパルス
をカウンタCT1がカウントし、カウント出力ｎが
“Ｈ”（高レベル）となれば、今度は、FET・Q1
がオンとなつて第１周波数fsの発振が行なわれ
る。
“Ｌ”（低レベル）の間は、FET・Q2がオンとな
り、第２周波数fRの発振がなされ、この出力がイ
ンヒビツトゲートG1およびORゲートG3を介して
カウンタCT1へ与えられ、第２周波数fRのパルス
をカウンタCT1がカウントし、カウント出力ｎが
“Ｈ”（高レベル）となれば、今度は、FET・Q1
がオンとなつて第１周波数fsの発振が行なわれ
る。
たゞし、このときにはインヒビツトゲートG1
がオフ、ANDゲートG2がオンとなり、インバー
タIN2による発振器の出力がカウンタCT1のクロ
ツク入力CLへ与えられ、この周波数のパルスを
カウンタCT1がカウントし、カウント出力ｎが
“Ｌ”となれば、前述の状態へ戻り、この動作を
反復する。
がオフ、ANDゲートG2がオンとなり、インバー
タIN2による発振器の出力がカウンタCT1のクロ
ツク入力CLへ与えられ、この周波数のパルスを
カウンタCT1がカウントし、カウント出力ｎが
“Ｌ”となれば、前述の状態へ戻り、この動作を
反復する。
したがつて、第２周波数fRとインバータIN2に
よる発振周波数とを等しくすれば、第２周波数fR
の発振が行なわれるサンプリング期間と、第１周
波数fsの発振が行なわれるロツク期間とを同一時
間に定めることができる。
よる発振周波数とを等しくすれば、第２周波数fR
の発振が行なわれるサンプリング期間と、第１周
波数fsの発振が行なわれるロツク期間とを同一時
間に定めることができる。
なお、カウント出力ｎが“Ｈ”、“Ｌ”を反復す
るデユーテイ比は、第２周波数fRとインバータ
IN2による発振周波数との差を現わしており、こ
のデユーテイ比が50％、すなわち、“Ｈ”期間と
“Ｌ”期間とが等しくなるものとして、可変容量
ダイオードＤが制御され、これによつて、第２周
波数fRとインバータIN2による発振周波数とが等
しく保たれる。
るデユーテイ比は、第２周波数fRとインバータ
IN2による発振周波数との差を現わしており、こ
のデユーテイ比が50％、すなわち、“Ｈ”期間と
“Ｌ”期間とが等しくなるものとして、可変容量
ダイオードＤが制御され、これによつて、第２周
波数fRとインバータIN2による発振周波数とが等
しく保たれる。
一方、カウンタCT1のカウント出力ｎ，ｎ−１
は、インヒビツトゲートG4，G5を介して取り出
され、変換部CVのカウンタCT2およびデイジタ
ル・アナログ変換器（以下、DAC）と共に、サ
ンプリングゲートとしてのFET・Q3を制御して
おり、これらの動作は、第３図のタイムチヤート
に示すとおりとなつている。
は、インヒビツトゲートG4，G5を介して取り出
され、変換部CVのカウンタCT2およびデイジタ
ル・アナログ変換器（以下、DAC）と共に、サ
ンプリングゲートとしてのFET・Q3を制御して
おり、これらの動作は、第３図のタイムチヤート
に示すとおりとなつている。
すなわち、カウンタCT1のカウント内容(a)が、
サンプリング期間tRにおいて増大し、カウント出
力ｎ(c)が未だ“Ｌ”のときに、カウント出力ｎ−
１(b)が“Ｈ”となれば、インヒビツトゲートG4
の出力ｄが“Ｈ”へ転じ、カウンタCT2のカウン
ト内容(f)をクリヤする。
サンプリング期間tRにおいて増大し、カウント出
力ｎ(c)が未だ“Ｌ”のときに、カウント出力ｎ−
１(b)が“Ｈ”となれば、インヒビツトゲートG4
の出力ｄが“Ｈ”へ転じ、カウンタCT2のカウン
ト内容(f)をクリヤする。
カウンタCT1のカウント内容(a)は、サンプリン
グ期間tRにおいて更に増大を続け、カウント出力
ｎ(c)が“Ｈ”になると、上述のとおりサンプリン
グ期間tsへ切替るが、カウンタCT1によるカウン
トが継続されると共に、サンプリング期間tsに入
れば、インヒビツトゲートG4の出力ｄが“Ｌ”
となるため、カウンタCT2がカウントを開始し、
そのカウント内容(f)は次第に増大する。
グ期間tRにおいて更に増大を続け、カウント出力
ｎ(c)が“Ｈ”になると、上述のとおりサンプリン
グ期間tsへ切替るが、カウンタCT1によるカウン
トが継続されると共に、サンプリング期間tsに入
れば、インヒビツトゲートG4の出力ｄが“Ｌ”
となるため、カウンタCT2がカウントを開始し、
そのカウント内容(f)は次第に増大する。
カウンタCT1のカウント内容(a)が増大し、フル
カウントにより全カウント出力１〜ｎが“Ｌ”へ
戻ると、カウント出力ｎ−１(b)およびｎ(c)の
“Ｌ”により、インヒビツトゲートG5の出力ｅが
“Ｈ”となり、これがストローブ信号として
DAC・Ｄ／Ａへ与えられるため、このときのカ
ウンタCT2のカウント内容(f)がDAC・Ｄ／Ａへ
取り込まれ、アナログ信号へ変換されたうえ、出
力ｅによつてオンとなるFET・Q3を介してコン
デンサC4へ与えられ、アナログ信号の電圧がコ
ンデンサC4により保持される。
カウントにより全カウント出力１〜ｎが“Ｌ”へ
戻ると、カウント出力ｎ−１(b)およびｎ(c)の
“Ｌ”により、インヒビツトゲートG5の出力ｅが
“Ｈ”となり、これがストローブ信号として
DAC・Ｄ／Ａへ与えられるため、このときのカ
ウンタCT2のカウント内容(f)がDAC・Ｄ／Ａへ
取り込まれ、アナログ信号へ変換されたうえ、出
力ｅによつてオンとなるFET・Q3を介してコン
デンサC4へ与えられ、アナログ信号の電圧がコ
ンデンサC4により保持される。
すなわち、ロツク期間tsからサンプリング期間
tRへ切替る瞬間におけるカウンタCT2のカウント
内容(f)を示すカウント値Dcが、第１周波数fsのカ
ウント結果を表わしており、これがコンデンサ
C4において保持されたうえ、出力部OUへ与えら
れる。
tRへ切替る瞬間におけるカウンタCT2のカウント
内容(f)を示すカウント値Dcが、第１周波数fsのカ
ウント結果を表わしており、これがコンデンサ
C4において保持されたうえ、出力部OUへ与えら
れる。
なお、カウンタCT2は、サンプリング期間tRに
入つてもカウントを継続するが、インヒビツトゲ
ートG4の出力ｄによりクリヤされるため、サン
プリング期間tRにおけるカウント内容(f)は無効と
なる。
入つてもカウントを継続するが、インヒビツトゲ
ートG4の出力ｄによりクリヤされるため、サン
プリング期間tRにおけるカウント内容(f)は無効と
なる。
出力部OUは、定電圧ダイオードZD、抵抗器
R6〜R9、ポテンシヨメータRV、演算増幅器A2
およびFET・Q4，Q5により構成され、出力端子
TB1，TB2が、２線式線路を介して受信部の電源
へ接続されており、出力端子TB1，TB2間へ印加
される電源を、定電流回路としてのFET・Q4お
よび定電圧ダイオードZDにより安定化のうえ、
電源電圧Vcとしている。
R6〜R9、ポテンシヨメータRV、演算増幅器A2
およびFET・Q4，Q5により構成され、出力端子
TB1，TB2が、２線式線路を介して受信部の電源
へ接続されており、出力端子TB1，TB2間へ印加
される電源を、定電流回路としてのFET・Q4お
よび定電圧ダイオードZDにより安定化のうえ、
電源電圧Vcとしている。
変換部CVにおけるコンデンサC4の端子電圧
は、演算増幅器A2の非反転入力へ与えられ、ポ
テンシヨメータRVによる基準電圧との差として
増幅されたうえ、FET・Q5を制御し、FET・Q5
から抵抗器R9へ通ずる電流値を定め、これをコ
ンデンサC4の端子電圧に応じた出力電流とする。
は、演算増幅器A2の非反転入力へ与えられ、ポ
テンシヨメータRVによる基準電圧との差として
増幅されたうえ、FET・Q5を制御し、FET・Q5
から抵抗器R9へ通ずる電流値を定め、これをコ
ンデンサC4の端子電圧に応じた出力電流とする。
なお、出力電流値を安定化するため、抵抗器
R9の端子電圧が、抵抗器R8を介して演算増幅器
A2の非反転入力へ与えられ、負帰還が施されて
いる。
R9の端子電圧が、抵抗器R8を介して演算増幅器
A2の非反転入力へ与えられ、負帰還が施されて
いる。
したがつて、センサSSにおけるプロセス量に
応じた静電容量Csの値が、最終的に、電気信号と
しての出力電流値へ変換され、２線式線路を介し
て受信部へ伝送される。
応じた静電容量Csの値が、最終的に、電気信号と
しての出力電流値へ変換され、２線式線路を介し
て受信部へ伝送される。
たゞし、励振部EXの構成に応じては、プロセ
ス量にしたがつて共振周波数の変化する振動子
を、静電容量Csおよび基準容量CRの代りに用い
ても同様である。
ス量にしたがつて共振周波数の変化する振動子
を、静電容量Csおよび基準容量CRの代りに用い
ても同様である。
また、抵抗器R1を静電容量Csと基準容量CRと
に対し、各個別に設けたうえ、各々の抵抗値を異
ならせれば、総合的な変換特性を任意の非直線性
とすることができるため、センサSSの変換特性
に非直線性があれば、これを補償することができ
る。
に対し、各個別に設けたうえ、各々の抵抗値を異
ならせれば、総合的な変換特性を任意の非直線性
とすることができるため、センサSSの変換特性
に非直線性があれば、これを補償することができ
る。
なお、各部の構成も条件に応じた選定が任意で
あり、本発明は種々の変形が自在である。
あり、本発明は種々の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、デイジタル回路を主体として構成されるた
め、特に調整の必要がなく、同時に動作が安定で
あり、集積回路化により小形、軽量かつ安価に製
造できることにより、各種用途の変位変換機器へ
適用して顕著な効果が得られる。
ば、デイジタル回路を主体として構成されるた
め、特に調整の必要がなく、同時に動作が安定で
あり、集積回路化により小形、軽量かつ安価に製
造できることにより、各種用途の変位変換機器へ
適用して顕著な効果が得られる。
図は本発明の実施例を示し、第１図は基本構成
のブロツク図、第２図は具体的構成を示す回路
図、第３図は第２図の動作状況を示すタイムチヤ
ートである。 SS……センサ、Cs……静電容量、CR……基準
容量、SW……切替部、EX……励振部、CT……
制御部、CV……変換部、IN1，IN2……インバー
タ、G1，G4，G5……インヒビツトゲート、G2…
…ANDゲート、G3……ORゲート、CT1，CT2…
…カウンタ、Ｄ／Ａ……DAC（デイジタル・アナ
ログ変換器）、A1……演算増幅器、Q1〜Q3……
FET（電界効果形トランジスタ）、C1〜C4……コ
ンデンサ、Ｄ……可変容量ダイオード、R1〜R5
……抵抗器。
のブロツク図、第２図は具体的構成を示す回路
図、第３図は第２図の動作状況を示すタイムチヤ
ートである。 SS……センサ、Cs……静電容量、CR……基準
容量、SW……切替部、EX……励振部、CT……
制御部、CV……変換部、IN1，IN2……インバー
タ、G1，G4，G5……インヒビツトゲート、G2…
…ANDゲート、G3……ORゲート、CT1，CT2…
…カウンタ、Ｄ／Ａ……DAC（デイジタル・アナ
ログ変換器）、A1……演算増幅器、Q1〜Q3……
FET（電界効果形トランジスタ）、C1〜C4……コ
ンデンサ、Ｄ……可変容量ダイオード、R1〜R5
……抵抗器。
Claims (1)
- １ プロセス量の変位に応じて静電容量が変化す
るセンサと、このセンサと同一材料、同一条件下
に設けられた基準容量とを有する変位変換方式で
あつて、前記センサと前記基準容量とを切替る切
替部と、この切替部を介して接続される励振部と
を設け、前記基準容量から発生する第２周波数の
パルスを第１のカウンタで一定値カウントしてサ
ンプリング期間を設定し、前記一定値カウント出
力を積分増幅し可変容量ダイオードを制御して前
記第２周波数と周波数が等しく保たれる発振器の
出力パルスを前記第１のカウンタで前記サンプリ
ング期間と同じ時間カウントしてロツク期間を設
定し、このロツク期間中に前記センサから発生す
る第１周波数のパルスを第２のカウンタでカウン
トし、ロツク期間終了信号により前記サンプリン
グ期間に移行するとともに前記第２のカウンタの
カウント値により前記プロセス量に応じた電気信
号を得ることを特徴とする変位変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863180A JPS56145315A (en) | 1980-04-15 | 1980-04-15 | Displacement converting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863180A JPS56145315A (en) | 1980-04-15 | 1980-04-15 | Displacement converting method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56145315A JPS56145315A (en) | 1981-11-12 |
| JPS6351249B2 true JPS6351249B2 (ja) | 1988-10-13 |
Family
ID=12808719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4863180A Granted JPS56145315A (en) | 1980-04-15 | 1980-04-15 | Displacement converting method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56145315A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7818220B2 (ja) * | 2020-01-15 | 2026-02-20 | 常生 山内 | センサ用出力装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230458A (en) * | 1975-09-03 | 1977-03-08 | Hitachi Ltd | Displacement detecting device |
-
1980
- 1980-04-15 JP JP4863180A patent/JPS56145315A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56145315A (en) | 1981-11-12 |
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