JPH0732331B2 - オートゼロ回路 - Google Patents
オートゼロ回路Info
- Publication number
- JPH0732331B2 JPH0732331B2 JP62242929A JP24292987A JPH0732331B2 JP H0732331 B2 JPH0732331 B2 JP H0732331B2 JP 62242929 A JP62242929 A JP 62242929A JP 24292987 A JP24292987 A JP 24292987A JP H0732331 B2 JPH0732331 B2 JP H0732331B2
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- Japan
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- switch
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Description
【発明の詳細な説明】 《産業上の利用分野》 本発明は、FETスイッチを用いたオートゼロ回路におけ
るオフセット・ドリフト特性の改善に関するものであ
る。
るオフセット・ドリフト特性の改善に関するものであ
る。
《従来の技術》 第５図はオートゼロ回路の従来例を示す構成ブロック図
である。オートゼロ回路の入力端子1,2に印加された電
圧信号Vinは抵抗R1,R2およびキャパシタC1,C2からなる
低域フィルタ回路３を通過した後、FETスイッチQ1,Q2に
より交互にオンオフされる。FETスイッチQ1がオンのと
きはFETスイッチQ2がオフとなり、フィルタ回路３の出
力信号が演算増幅器５で増幅されてVinに対応する信号
が出力端子7,8から出力される。演算増幅器５の増幅ゲ
インはその出力を分圧して反転入力端子に帰還するため
の抵抗R1およびR2により決まる。FETスイッチQ1がオフ
のときはFETスイッチQ2がオンとなり、演算増幅器５の
非反転入力端子が0Vとなり、出力端子7,8から演算増幅
器５のオフセット電圧に対応する電圧が出力される。し
たがって例えば端子7,8から出力される信号をAD変換し
その差を求めれば、演算増幅器５のオフセットの影響を
除去できる。ところが、端子12に加わるオンオフ電圧V3
はFETスイッチQ1のゲート（Ｇ）・ドレイン（Ｄ）間の
電極間容量Csを介して入力フィルタ３にスパイク電流を
注入するため、入力電圧Vinが０の場合でもキャパシタC
2に電圧が生じ、これが新たなオフセットとなる。そこ
で補償用キャパシタC3の一端を入力フィルタ３の出力端
子に接続し、その他端にオンオフ信号V3を反転回路11で
逆位相とした信号を印加することにより、逆位相のスパ
イク電流を入力フィルタ回路３に注入してFETスイッチQ
1による注入電流を相殺すれば、電荷注入によるオフセ
ットをなくすことができる。
である。オートゼロ回路の入力端子1,2に印加された電
圧信号Vinは抵抗R1,R2およびキャパシタC1,C2からなる
低域フィルタ回路３を通過した後、FETスイッチQ1,Q2に
より交互にオンオフされる。FETスイッチQ1がオンのと
きはFETスイッチQ2がオフとなり、フィルタ回路３の出
力信号が演算増幅器５で増幅されてVinに対応する信号
が出力端子7,8から出力される。演算増幅器５の増幅ゲ
インはその出力を分圧して反転入力端子に帰還するため
の抵抗R1およびR2により決まる。FETスイッチQ1がオフ
のときはFETスイッチQ2がオンとなり、演算増幅器５の
非反転入力端子が0Vとなり、出力端子7,8から演算増幅
器５のオフセット電圧に対応する電圧が出力される。し
たがって例えば端子7,8から出力される信号をAD変換し
その差を求めれば、演算増幅器５のオフセットの影響を
除去できる。ところが、端子12に加わるオンオフ電圧V3
はFETスイッチQ1のゲート（Ｇ）・ドレイン（Ｄ）間の
電極間容量Csを介して入力フィルタ３にスパイク電流を
注入するため、入力電圧Vinが０の場合でもキャパシタC
2に電圧が生じ、これが新たなオフセットとなる。そこ
で補償用キャパシタC3の一端を入力フィルタ３の出力端
子に接続し、その他端にオンオフ信号V3を反転回路11で
逆位相とした信号を印加することにより、逆位相のスパ
イク電流を入力フィルタ回路３に注入してFETスイッチQ
1による注入電流を相殺すれば、電荷注入によるオフセ
ットをなくすことができる。
《発明が解決しようとする問題点》 しかしながら、上記のような構成のオートゼロ回路の場
合、キャパシタC3と電極間容量Csの温度係数が異なるた
め、オフセットドリフトを防ぐことができないという問
題がある。
合、キャパシタC3と電極間容量Csの温度係数が異なるた
め、オフセットドリフトを防ぐことができないという問
題がある。
本発明は上記のような問題点を解決するためになされた
もので、オフセットおよびオフセットドリフトを共に低
減することのできるオートゼロ回路を実現することを目
的とする。
もので、オフセットおよびオフセットドリフトを共に低
減することのできるオートゼロ回路を実現することを目
的とする。
《問題点を解決するための手段》 本発明は入力信号電圧と入力０の状態をFETスイッチで
自動的に切換えてオフセットを測定するオートゼロ回路
に係るもので、その特徴とするところは入力信号電圧が
印加されるRCフィルタと、このRCフィルタの出力がその
ドレイン端子に接続するFETスイッチと、このFETスイッ
チのソース端子がその入力端子に接続する演算増幅器
と、前記FETスイッチと同一特性で前記RCフィルタの出
力端子にその一端が接続するFET回路とを備え、FETスイ
ッチのゲート端子とFET回路の他端に互いに逆位相のオ
ンオフ信号を印加することにより、FETスイッチのゲー
ト端子からRCフィルタへ注入される電荷をFET回路の他
端から注入される電荷で相殺するように構成した点にあ
る。
自動的に切換えてオフセットを測定するオートゼロ回路
に係るもので、その特徴とするところは入力信号電圧が
印加されるRCフィルタと、このRCフィルタの出力がその
ドレイン端子に接続するFETスイッチと、このFETスイッ
チのソース端子がその入力端子に接続する演算増幅器
と、前記FETスイッチと同一特性で前記RCフィルタの出
力端子にその一端が接続するFET回路とを備え、FETスイ
ッチのゲート端子とFET回路の他端に互いに逆位相のオ
ンオフ信号を印加することにより、FETスイッチのゲー
ト端子からRCフィルタへ注入される電荷をFET回路の他
端から注入される電荷で相殺するように構成した点にあ
る。
《作用》 FETスイッチとFET回路が同一特性なので温度係数も等し
く、温度変化に対してドリフトを生じない。
く、温度変化に対してドリフトを生じない。
《実施例》 以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係るオートゼロ回路の一実施例を示す
構成回路図である。１および２は信号電圧Vinおよびコ
モンがそれぞれ接続する入力端子、R1は前記入力端子１
にその一端が接続する抵抗、C1はこの抵抗R1の他端にそ
の一端が接続しその他端がコモンに接続するキャパシ
タ、R2はその一端が前記抵抗R1の他端に接続する抵抗、
C2はこの抵抗R2の他端にその一端が接続しその他端がコ
モンに接続するキャパシタ、Q1はそのドレイン端子が前
記抵抗R2の他端に接続するFET（Field Effect Transi
stor:電界効果トランジスタ）スイッチ、５はこのFETス
イッチQ1のソース端子がその非反転入力端子に接続する
高感度な演算増幅器、R5はその一端がこの演算増幅回路
の非反転入力端子に接続する抵抗、Q2はこの抵抗R5の他
端がそのドレイン端子に接続しそのソース端子がコモン
に接続する第２のFETスイッチ、R6は前記演算増幅器５
の出力端子がその一端に接続しその他端が前記演算増幅
器５の反転入力端子に接続する帰還用抵抗、R7はこの抵
抗R6の他端がその一端に接続しその他端がコモンに接続
する帰還用抵抗、６は前記帰還用抵抗R6の他端がその非
反転入力端子に接続しその出力端子が反転入力端子に接
続する演算増幅器、R3,R4はそれぞれの一端がFETスイッ
チQ1およびQ2のゲート端子に接続しその他端が前記演算
増幅器６の出力端子に接続するバイアス抵抗、TR1,TR2
はそれぞれのコレクタ端子が前記FETスイッチQ1,Q2のゲ
ート端子にそれぞれ接続しそのエミッタ端子が負電圧−
Ｖに接続しそのベース端子にそれぞれ逆位相のオンオフ
信号V1,V2が印加されるトランジスタ、Q3およびQ4はFET
スイッチQ1と同一特性のFET回路４を構成しそのドレイ
ン端子同士，ソース端子同士が接続しその一方のゲート
端子が前記キャパシタC2の一端に接続し他方のゲート端
子がFETスイッチQ2のゲート端子に接続するFETである。
抵抗R1,R2およびキャパシタC1,C2は入力低域フィルタ回
路３を構成する。
構成回路図である。１および２は信号電圧Vinおよびコ
モンがそれぞれ接続する入力端子、R1は前記入力端子１
にその一端が接続する抵抗、C1はこの抵抗R1の他端にそ
の一端が接続しその他端がコモンに接続するキャパシ
タ、R2はその一端が前記抵抗R1の他端に接続する抵抗、
C2はこの抵抗R2の他端にその一端が接続しその他端がコ
モンに接続するキャパシタ、Q1はそのドレイン端子が前
記抵抗R2の他端に接続するFET（Field Effect Transi
stor:電界効果トランジスタ）スイッチ、５はこのFETス
イッチQ1のソース端子がその非反転入力端子に接続する
高感度な演算増幅器、R5はその一端がこの演算増幅回路
の非反転入力端子に接続する抵抗、Q2はこの抵抗R5の他
端がそのドレイン端子に接続しそのソース端子がコモン
に接続する第２のFETスイッチ、R6は前記演算増幅器５
の出力端子がその一端に接続しその他端が前記演算増幅
器５の反転入力端子に接続する帰還用抵抗、R7はこの抵
抗R6の他端がその一端に接続しその他端がコモンに接続
する帰還用抵抗、６は前記帰還用抵抗R6の他端がその非
反転入力端子に接続しその出力端子が反転入力端子に接
続する演算増幅器、R3,R4はそれぞれの一端がFETスイッ
チQ1およびQ2のゲート端子に接続しその他端が前記演算
増幅器６の出力端子に接続するバイアス抵抗、TR1,TR2
はそれぞれのコレクタ端子が前記FETスイッチQ1,Q2のゲ
ート端子にそれぞれ接続しそのエミッタ端子が負電圧−
Ｖに接続しそのベース端子にそれぞれ逆位相のオンオフ
信号V1,V2が印加されるトランジスタ、Q3およびQ4はFET
スイッチQ1と同一特性のFET回路４を構成しそのドレイ
ン端子同士，ソース端子同士が接続しその一方のゲート
端子が前記キャパシタC2の一端に接続し他方のゲート端
子がFETスイッチQ2のゲート端子に接続するFETである。
抵抗R1,R2およびキャパシタC1,C2は入力低域フィルタ回
路３を構成する。
上記のような構成のオートゼロ回路について、第５図の
従来例と異なる部分の動作を中心に以下説明する。入力
端子１に印加された信号電圧Vinは入力フィルタ３でノ
イズ等を除去された後、トランジスタTR1,TR2により互
いに逆位相で駆動されるFETスイッチQ1およびQ2により
オンオフスイッチングされ演算増幅器５で増幅される。
FET回路４において、２つのFETの両ゲート間の容量は２
つのゲート・ソース間容量を直列に接続したものと２つ
のゲート・ドレイン間容量を直列に接続したものとを並
列に接続したものとなり、FETQ3,Q4がFETスイッチQ1と
同一特性のFETを使用しているので、温度特性を含めて
ほぼFETスイッチQ1と同一の容量特性となる。FET回路４
におけるFETQ4のゲート端子はFETスイッチQ1のゲート入
力とは逆位相すなわちFETスイッチQ2のゲート入力と同
位相で駆動されるので、キャパシタC2にFETスイッチの
ゲート端子からのスパイク電流と逆極性のスパイク電流
を注入できる。この相殺の結果キャパシタC2にオフセッ
ト電圧が発生することを防ぐことができ、補償容量の温
度特性上のマッチングにより、温度変化によるオフセッ
トのドリフトも防ぐことができる。演算増幅器６からの
帰還電圧は抵抗R3,R4を介してFETQ1,Q2のゲート端子に
オン時のバイアス電圧を与えている。
従来例と異なる部分の動作を中心に以下説明する。入力
端子１に印加された信号電圧Vinは入力フィルタ３でノ
イズ等を除去された後、トランジスタTR1,TR2により互
いに逆位相で駆動されるFETスイッチQ1およびQ2により
オンオフスイッチングされ演算増幅器５で増幅される。
FET回路４において、２つのFETの両ゲート間の容量は２
つのゲート・ソース間容量を直列に接続したものと２つ
のゲート・ドレイン間容量を直列に接続したものとを並
列に接続したものとなり、FETQ3,Q4がFETスイッチQ1と
同一特性のFETを使用しているので、温度特性を含めて
ほぼFETスイッチQ1と同一の容量特性となる。FET回路４
におけるFETQ4のゲート端子はFETスイッチQ1のゲート入
力とは逆位相すなわちFETスイッチQ2のゲート入力と同
位相で駆動されるので、キャパシタC2にFETスイッチの
ゲート端子からのスパイク電流と逆極性のスパイク電流
を注入できる。この相殺の結果キャパシタC2にオフセッ
ト電圧が発生することを防ぐことができ、補償容量の温
度特性上のマッチングにより、温度変化によるオフセッ
トのドリフトも防ぐことができる。演算増幅器６からの
帰還電圧は抵抗R3,R4を介してFETQ1,Q2のゲート端子に
オン時のバイアス電圧を与えている。
上記装置において、FETスイッチQ1のオンオフのデュー
ティ・サイクルをＤ、演算増幅器５のバイアス電流をIB
とすると、R1,R2を流れる平滑化されたバイアス電流は
Ｄ×IBなので、バイアス電流の影響を除去するためには
Ｄ（R1＋R2）＝R5でなければならない。すなわち、演算
増幅器５の入力換算オフセット電圧をVOFFとすると、演
算増幅器５の出力は入力電圧測定時には VM＝Ｋ｛Vin＋Ｄ・IB（R1＋R2）＋VOFF｝ …（１） となり、入力０時には VZ＝Ｋ｛IB・R3＋VOFF｝ …（２） となる。ゲインＫが既知であれば、演算増幅器５の出力
をAD変換し引算すれば VM−VZ＝Ｋ・Vin …（３） となり、真のVinを得ることができる。第１図のようにF
ETスイッチQ1のゲート端子に矩形電圧Ｖが印加される
と、ゲート・ドレイン間の寄生容量Csのため、およそＶ
・Cs/C2なる電圧がフィルタ回路３に印加されることに
なるが、前述のようにFET回路４を介して逆位相の電流
を注入することにより、温度安定性の良好な補償を行う
ことができる。
ティ・サイクルをＤ、演算増幅器５のバイアス電流をIB
とすると、R1,R2を流れる平滑化されたバイアス電流は
Ｄ×IBなので、バイアス電流の影響を除去するためには
Ｄ（R1＋R2）＝R5でなければならない。すなわち、演算
増幅器５の入力換算オフセット電圧をVOFFとすると、演
算増幅器５の出力は入力電圧測定時には VM＝Ｋ｛Vin＋Ｄ・IB（R1＋R2）＋VOFF｝ …（１） となり、入力０時には VZ＝Ｋ｛IB・R3＋VOFF｝ …（２） となる。ゲインＫが既知であれば、演算増幅器５の出力
をAD変換し引算すれば VM−VZ＝Ｋ・Vin …（３） となり、真のVinを得ることができる。第１図のようにF
ETスイッチQ1のゲート端子に矩形電圧Ｖが印加される
と、ゲート・ドレイン間の寄生容量Csのため、およそＶ
・Cs/C2なる電圧がフィルタ回路３に印加されることに
なるが、前述のようにFET回路４を介して逆位相の電流
を注入することにより、温度安定性の良好な補償を行う
ことができる。
このような構成のオートゼロ回路によれば、FETスイッ
チのゲート・ドレイン間の電極間容量とマッチングのと
れた補償容量をFETを用いて構成することにより、電荷
注入によるオフセットおよびオフセットドリフトを大幅
に低減できる。
チのゲート・ドレイン間の電極間容量とマッチングのと
れた補償容量をFETを用いて構成することにより、電荷
注入によるオフセットおよびオフセットドリフトを大幅
に低減できる。
また上記の実施例ではFETQ3,Q4を付合わせて接続してい
るため、信号電圧Vinが正負両極性の場合にも使用でき
る。
るため、信号電圧Vinが正負両極性の場合にも使用でき
る。
なお上記実施例では演算増幅器５の非反転入力端子に信
号入力を行う場合を示しているが、これに限らず、反転
入力端子への入力信号をオンオフする場合にも適用でき
る。
号入力を行う場合を示しているが、これに限らず、反転
入力端子への入力信号をオンオフする場合にも適用でき
る。
また第２図に示すようにFET回路４においてFETQ3,Q4の
ドレイン同士またはソース同士のみを接続してもよい。
ドレイン同士またはソース同士のみを接続してもよい。
また第３図に示すようにFET回路４においてゲート同士
を接続しドレイン端子またはソース端子をフィルタ回路
３およびFETスイッチQ2のゲート端子に接続してもよ
い。
を接続しドレイン端子またはソース端子をフィルタ回路
３およびFETスイッチQ2のゲート端子に接続してもよ
い。
また第４図に示すようにFET回路４において１つのFETQ5
のゲート・ソース（またはゲート・トレイン）間容量を
利用して構成することもできる。
のゲート・ソース（またはゲート・トレイン）間容量を
利用して構成することもできる。
第２図〜第４図の変形例の場合に、FET回路の駆動電圧
Ｖを適当な値に調整してオフセットおよびドリフトの補
償を正確に行うこともできる。
Ｖを適当な値に調整してオフセットおよびドリフトの補
償を正確に行うこともできる。
また上記の各実施例において、FETのソースとドレイン
を入替えて接続できる。
を入替えて接続できる。
《発明の効果》 以上述べたように本発明によれば、オフセットおよびオ
フセットドリフトを共に低減することのできるオートゼ
ロ回路を簡単な構成で実現できる。
フセットドリフトを共に低減することのできるオートゼ
ロ回路を簡単な構成で実現できる。
第１図は本発明に係るオートゼロ回路の一実施例を示す
構成回路図、第２図〜第４図は第１図装置の変形例を示
す要部構成回路図、第５図はオートゼロ回路の従来例を
示す構成回路図である。 ３……RCフィルタ、４……FET回路、５……演算増幅
器、Vin……入力信号電圧、Q1……FETスイッチ。
構成回路図、第２図〜第４図は第１図装置の変形例を示
す要部構成回路図、第５図はオートゼロ回路の従来例を
示す構成回路図である。 ３……RCフィルタ、４……FET回路、５……演算増幅
器、Vin……入力信号電圧、Q1……FETスイッチ。
Claims (2)
- 【請求項１】入力信号電圧と入力０の状態をFETスイッ
チで自動的に切換えてオフセットを測定するオートゼロ
回路において、 入力信号電圧が印加されるRCフィルタと、このRCフィル
タの出力がそのドレイン端子に接続するFETスイッチ
と、このFETスイッチのソース端子がその入力端子に接
続する演算増幅器と、前記FETスイッチと同一特性で前
記RCフィルタの出力端子にその一端が接続するFET回路
とを備え、FETスイッチのゲート端子とFET回路の他端に
互いに逆位相のオンオフ信号を印加することにより、FE
Tスイッチのゲート端子からRCフィルタへ注入される電
荷をFET回路の他端から注入される電荷で相殺するよう
に構成したことを特徴とするオートゼロ回路。 - 【請求項２】FET回路としてFETスイッチと同一特性でソ
ース端子およびドレイン端子同士を接続した２つのFET
を使用し、２つのFETのそれぞれのゲート端子をFET回路
の一端および他端とした特許請求の範囲第１項記載のオ
ートゼロ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242929A JPH0732331B2 (ja) | 1987-09-28 | 1987-09-28 | オートゼロ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242929A JPH0732331B2 (ja) | 1987-09-28 | 1987-09-28 | オートゼロ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6485408A JPS6485408A (en) | 1989-03-30 |
| JPH0732331B2 true JPH0732331B2 (ja) | 1995-04-10 |
Family
ID=17096315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62242929A Expired - Lifetime JPH0732331B2 (ja) | 1987-09-28 | 1987-09-28 | オートゼロ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732331B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4705724B2 (ja) * | 2001-02-08 | 2011-06-22 | 日置電機株式会社 | オートゼロ補正回路 |
| JP2011242370A (ja) * | 2010-05-21 | 2011-12-01 | Renesas Electronics Corp | インピーダンス検出回路及びインピーダンス検出回路の調整方法 |
-
1987
- 1987-09-28 JP JP62242929A patent/JPH0732331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6485408A (en) | 1989-03-30 |
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