JPS6352464B2 - - Google Patents
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- Publication number
- JPS6352464B2 JPS6352464B2 JP54083967A JP8396779A JPS6352464B2 JP S6352464 B2 JPS6352464 B2 JP S6352464B2 JP 54083967 A JP54083967 A JP 54083967A JP 8396779 A JP8396779 A JP 8396779A JP S6352464 B2 JPS6352464 B2 JP S6352464B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- main surface
- single crystal
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Thyristors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積装置に係り、特に高耐圧化
に好適な半導体集積装置に関する。
に好適な半導体集積装置に関する。
近年、半導体集積装置（以下ICと記す。）の応
用の拡大に伴い高耐圧ICが要望されてきている。
特にμコン等を含むロジツクICと商用電圧用の
パワー素子とのインターフエース用素子やクロス
パースイツチに代る電話交換機用電子スイツチ等
でその要望が大である。
用の拡大に伴い高耐圧ICが要望されてきている。
特にμコン等を含むロジツクICと商用電圧用の
パワー素子とのインターフエース用素子やクロス
パースイツチに代る電話交換機用電子スイツチ等
でその要望が大である。
このような高耐圧ICを表現するにあたつては
ICに組込まれている素子自体の高耐圧化手段と
素子間を絶縁分離し集積する手段が必要である。
各々について各種の手段で提案されているが
100V以上の高耐圧化を図る場合前者については
フイールドプレートが、後者については誘電体分
離法が高耐圧化の点のみならず高集積化・プロセ
スの大量産化の点でも好適である。
ICに組込まれている素子自体の高耐圧化手段と
素子間を絶縁分離し集積する手段が必要である。
各々について各種の手段で提案されているが
100V以上の高耐圧化を図る場合前者については
フイールドプレートが、後者については誘電体分
離法が高耐圧化の点のみならず高集積化・プロセ
スの大量産化の点でも好適である。
このような見地から従来、第１図に示すような
IC構造が提案され、実用化されている。
IC構造が提案され、実用化されている。
図において、１は誘電体絶縁分離基板であり、
多結晶シリコン支持領域２、複数個の単結晶シリ
コン島領域３ａ〜３ｃ、島領域相互および支持領
域と各島領域間を絶縁するための、第１の絶縁膜
である絶縁分離膜４ａ〜４ｃから構成されてい
る。各島領域３ａ〜３ｃには公知のホトリソグラ
フイ技術や選択拡散技術を用いて所定の場所に不
純物が拡散され、トランジスタやサイリスタ等の
能動素子あるいは抵抗等の受動素子が組込まれて
いる。
多結晶シリコン支持領域２、複数個の単結晶シリ
コン島領域３ａ〜３ｃ、島領域相互および支持領
域と各島領域間を絶縁するための、第１の絶縁膜
である絶縁分離膜４ａ〜４ｃから構成されてい
る。各島領域３ａ〜３ｃには公知のホトリソグラ
フイ技術や選択拡散技術を用いて所定の場所に不
純物が拡散され、トランジスタやサイリスタ等の
能動素子あるいは抵抗等の受動素子が組込まれて
いる。
図では、島領域３ａにpE、pB、nB、nEの４層に
よりサイリスタが組込まれている例が示されてい
る。
よりサイリスタが組込まれている例が示されてい
る。
ここで、多結晶シリコン支持領域に絶縁分離膜
４ａ〜４ｃを介して各単結晶島領域３ａ〜３ｃが
支持領域２の一主表面に露出するように埋設され
る。
４ａ〜４ｃを介して各単結晶島領域３ａ〜３ｃが
支持領域２の一主表面に露出するように埋設され
る。
また、単結晶シリコン島領域３ａは、単結晶シ
リコン島領域３ａの主表面に露出する第１導電型
の第１層であるnB層と、nB層に隣接して単結晶シ
リコン島領域３ａの主表面に露出する第１導電型
の高不純物濃度の第２層であるチヤンネルカツト
用n+層と、nB層との間に形成される第１のpn接
合が単結晶シリコン島領域３ａの主表面に終端す
るようにnB層内に形成される第２導電型の第３層
であるpE層と、nB層との間に形成される第２のpn
接合が単結晶シリコン島領域３ａの主表面に終端
するようにnB層内に形成される第２導電型の第４
層であるpB層と、pB層との間に形成される第３の
pn接合が単結晶シリコン島領域３ａの主表面に
終端するようにpB層内に形成される第１導電型の
第５層であるnE層とを有する。
リコン島領域３ａの主表面に露出する第１導電型
の第１層であるnB層と、nB層に隣接して単結晶シ
リコン島領域３ａの主表面に露出する第１導電型
の高不純物濃度の第２層であるチヤンネルカツト
用n+層と、nB層との間に形成される第１のpn接
合が単結晶シリコン島領域３ａの主表面に終端す
るようにnB層内に形成される第２導電型の第３層
であるpE層と、nB層との間に形成される第２のpn
接合が単結晶シリコン島領域３ａの主表面に終端
するようにnB層内に形成される第２導電型の第４
層であるpB層と、pB層との間に形成される第３の
pn接合が単結晶シリコン島領域３ａの主表面に
終端するようにpB層内に形成される第１導電型の
第５層であるnE層とを有する。
基板１の上主表面にはシリコン酸化膜、シリコ
ン窒化膜等の第２の絶縁膜５が、表面安定化膜、
絶縁膜として設けられており、第２の絶縁膜５に
設けた開孔を通してpE層やnE層にオーミツクコン
タクトする配線６ａ，６ｂが第２の絶縁膜５上に
延在している。島領域３ａには、配線６ａ，６ｂ
が延在する下の部分のチヤンネルカツト用n+層
が設けられている。
ン窒化膜等の第２の絶縁膜５が、表面安定化膜、
絶縁膜として設けられており、第２の絶縁膜５に
設けた開孔を通してpE層やnE層にオーミツクコン
タクトする配線６ａ，６ｂが第２の絶縁膜５上に
延在している。島領域３ａには、配線６ａ，６ｂ
が延在する下の部分のチヤンネルカツト用n+層
が設けられている。
配線６ａあるいは６ｂが島領域３ａに対し負の
高電位である時電界効果により島領域３ａの表面
にチヤンネルが誘起され、これが絶縁分離膜４ａ
に沿つて発生するチヤンネルと連結されると、チ
ヤンネル内に発生する電流により素子のリーク電
流の増大即ち耐圧の低下が生じる。このためチヤ
ンネルを分断しリーク電流の低減を図るこのチヤ
ンネルカツト用n+層は高耐圧IC用素子には必須
のものである。
高電位である時電界効果により島領域３ａの表面
にチヤンネルが誘起され、これが絶縁分離膜４ａ
に沿つて発生するチヤンネルと連結されると、チ
ヤンネル内に発生する電流により素子のリーク電
流の増大即ち耐圧の低下が生じる。このためチヤ
ンネルを分断しリーク電流の低減を図るこのチヤ
ンネルカツト用n+層は高耐圧IC用素子には必須
のものである。
ここで、配線６ａは、単結晶シリコン島領域３
ａの主表面においてpE層にオーミツクコンタクト
し、単結晶シリコン島領域３ａの主表面上の第２
の絶縁膜５を介してpE層上を越えてnB層上に延在
し、かつ一部がnB層上を越えてチヤンネルカツト
用n+層上に延在するように形成される。また、
配線６ｂは、単結晶シリコン島領域３ａの主表面
においてpB層内のnE層にオーミツクコンタクト
し、単結晶シリコン島領域３ａの主表面上の第２
の絶縁膜５を介してnE層およびpB層上を越えてnB
層上に延在し、かつ一部がnB層上を越えてチヤン
ネルカツト用n+層上に延在するように形成され
る。
ａの主表面においてpE層にオーミツクコンタクト
し、単結晶シリコン島領域３ａの主表面上の第２
の絶縁膜５を介してpE層上を越えてnB層上に延在
し、かつ一部がnB層上を越えてチヤンネルカツト
用n+層上に延在するように形成される。また、
配線６ｂは、単結晶シリコン島領域３ａの主表面
においてpB層内のnE層にオーミツクコンタクト
し、単結晶シリコン島領域３ａの主表面上の第２
の絶縁膜５を介してnE層およびpB層上を越えてnB
層上に延在し、かつ一部がnB層上を越えてチヤン
ネルカツト用n+層上に延在するように形成され
る。
配線６ａ，６ｂにフイールドプレートとしての
機能を果させるためにはnB層上の配線６ａ，６ｂ
の下の第２の絶縁膜５の厚さを薄くして、電圧阻
止状態においてnB層やpB層に形成される空乏層が
主表面に沿つて横方向に伸び易くさせ、第１図の
ハに示すpo接合露出端やニに示すpn接合の角部
における電界集中を緩和させている。
機能を果させるためにはnB層上の配線６ａ，６ｂ
の下の第２の絶縁膜５の厚さを薄くして、電圧阻
止状態においてnB層やpB層に形成される空乏層が
主表面に沿つて横方向に伸び易くさせ、第１図の
ハに示すpo接合露出端やニに示すpn接合の角部
における電界集中を緩和させている。
しかるにチヤンネルカツト用n+層はリーク電
流を低減する点では効果が大であるが、イ，ロで
示す主表面への露出端部付台において、第２の絶
縁膜の厚さが薄くなり、電界集中によるなだれ降
伏をもたらすため高耐圧化を困難にすることがわ
かつた。
流を低減する点では効果が大であるが、イ，ロで
示す主表面への露出端部付台において、第２の絶
縁膜の厚さが薄くなり、電界集中によるなだれ降
伏をもたらすため高耐圧化を困難にすることがわ
かつた。
本発明の目的はかかる従来技術の欠点を克服し
高耐圧を実現できる誘電体分離半導体集積装置を
提供するにある。
高耐圧を実現できる誘電体分離半導体集積装置を
提供するにある。
上記目的を達成する本発明の特徴とするとここ
ろは、多結晶半導体支持領域に第１の絶縁膜を介
して複数個の単結晶島領域が上記支持領域の一主
表面に露出するように埋設され、各単結晶島領域
は、上記単結晶島領域の主表面に露出する第１導
電型の第１層と、上記第１層に隣接して上記単結
晶島領域の主表面に露出する第１導電型の高不純
物濃度の第２層と、上記第１層との間に形成され
るpn接合が上記単結晶島領域の主表面に終端す
るように上記第１層内に形成される第２導電型の
第３層とを有し、上記単結晶島領域の主表面にお
いて上記第３層内にオーミツクコンタクトし、上
記単結晶島領域の主表面上の第２の絶縁膜を介し
て上記第３層上を越えて上記第１層上に延在し、
かつ一部が上記第１層上を越えて上記第２層上に
延在するように形成される配線を具備する半導体
集積装置において、上記第２の絶縁膜は、上記第
２層上における部分の厚さが上記第３層上におけ
る部分の厚さより厚く、その段差部が上記第１層
上に存在することにある。
ろは、多結晶半導体支持領域に第１の絶縁膜を介
して複数個の単結晶島領域が上記支持領域の一主
表面に露出するように埋設され、各単結晶島領域
は、上記単結晶島領域の主表面に露出する第１導
電型の第１層と、上記第１層に隣接して上記単結
晶島領域の主表面に露出する第１導電型の高不純
物濃度の第２層と、上記第１層との間に形成され
るpn接合が上記単結晶島領域の主表面に終端す
るように上記第１層内に形成される第２導電型の
第３層とを有し、上記単結晶島領域の主表面にお
いて上記第３層内にオーミツクコンタクトし、上
記単結晶島領域の主表面上の第２の絶縁膜を介し
て上記第３層上を越えて上記第１層上に延在し、
かつ一部が上記第１層上を越えて上記第２層上に
延在するように形成される配線を具備する半導体
集積装置において、上記第２の絶縁膜は、上記第
２層上における部分の厚さが上記第３層上におけ
る部分の厚さより厚く、その段差部が上記第１層
上に存在することにある。
以下、図面に示す実施例に基づいて本発明半導
体集積装置を説明する。
体集積装置を説明する。
第２図は本発明の一実施例を示すもので、第１
図と同一符号は同一物あるいは相当物を示してい
る。
図と同一符号は同一物あるいは相当物を示してい
る。
第１図との異なる点は、第２の絶縁膜５は、第
２層であるチヤンネルカツト用n+層上における
部分５ｂの厚さがフイールドプレートとして働
く、第２層であるpE層及び第４層であるpB層上に
おける部分５ａの厚さより厚く、その段差部が第
１層であるnB層に存在することにある。
２層であるチヤンネルカツト用n+層上における
部分５ｂの厚さがフイールドプレートとして働
く、第２層であるpE層及び第４層であるpB層上に
おける部分５ａの厚さより厚く、その段差部が第
１層であるnB層に存在することにある。
また、第２図において、チヤンネルカツト用
n+層は島側壁の第１の絶縁膜４ａに沿つて設け
られ、さらに、チヤンネルカツト用n+層は第１
の絶縁膜に近づくにつれて、島側壁に向かつてそ
の不純物濃度が高くなるように設けられる。
n+層は島側壁の第１の絶縁膜４ａに沿つて設け
られ、さらに、チヤンネルカツト用n+層は第１
の絶縁膜に近づくにつれて、島側壁に向かつてそ
の不純物濃度が高くなるように設けられる。
pE層及びpB層の深さは5μｍ、nB層の比抵抗は20
Ω・cmである。nE層の深さは3μｍであるがチヤン
ネルカツト用n+層の深さは9μｍに及ぶ。フイー
ルドプレートとしての機能を果している配線部分
の下のSiO2層５ａの厚さは1.2μｍ、チヤンネルカ
ツト用n+層上のSiO2膜５ｂの厚さは3.0μｍであ
る。
Ω・cmである。nE層の深さは3μｍであるがチヤン
ネルカツト用n+層の深さは9μｍに及ぶ。フイー
ルドプレートとしての機能を果している配線部分
の下のSiO2層５ａの厚さは1.2μｍ、チヤンネルカ
ツト用n+層上のSiO2膜５ｂの厚さは3.0μｍであ
る。
本実施例においては、フイールドプレートとし
て機能を果たす配線部分の下のpE層、pB層上にお
ける第２の絶縁膜５ａの厚さが、チヤンネルカツ
ト用n+層上における絶縁膜５ｂの厚さより相対
的に薄いのでpEとnB層とで形成される第１のpn接
合、及びpB層とnB層とで形成される第２のpn接合
の主表面への終端部付近における電界集中を緩和
できる。また、チヤンネルカツト用n+層上にお
ける絶縁膜５ｂの厚さを厚くできるので、チヤン
ネルカツト用n+層の主表面への露出端部付近に
おける電界集中を緩和できる。さらに、本実施例
においては、段差部がnB層上に存在しているの
で、該部分にも小さく電界集中が生じ、第１の
pn接合、第２のpn接合の終端部付近、及びチヤ
ンネルカツト用n+層の主表面への露出端部付近
における電界集中が段差部の下のnB層上付近に分
散されるので、統合的に高耐圧な半導体集積装置
を得ることが可能となる。
て機能を果たす配線部分の下のpE層、pB層上にお
ける第２の絶縁膜５ａの厚さが、チヤンネルカツ
ト用n+層上における絶縁膜５ｂの厚さより相対
的に薄いのでpEとnB層とで形成される第１のpn接
合、及びpB層とnB層とで形成される第２のpn接合
の主表面への終端部付近における電界集中を緩和
できる。また、チヤンネルカツト用n+層上にお
ける絶縁膜５ｂの厚さを厚くできるので、チヤン
ネルカツト用n+層の主表面への露出端部付近に
おける電界集中を緩和できる。さらに、本実施例
においては、段差部がnB層上に存在しているの
で、該部分にも小さく電界集中が生じ、第１の
pn接合、第２のpn接合の終端部付近、及びチヤ
ンネルカツト用n+層の主表面への露出端部付近
における電界集中が段差部の下のnB層上付近に分
散されるので、統合的に高耐圧な半導体集積装置
を得ることが可能となる。
さらにまた、本実施例に於いては、チヤンネル
カツト用n+層上の第２の絶縁膜Sbと、フイール
ドブレートとしての機能を果す配線部分の下の第
２の絶縁膜５ａの厚さの差を低減できる。すなわ
ちチヤンネルカツト用n+層５ｂの主表面に於る
濃度勾配は島領域側壁の傾きをθとすると第１図
に示した従来構造に比べsinθ倍（＜１）だけ緩和
されるので、電界集中も対応して緩和される。従
つて、チヤンネルカツト用n+層を横切つて延在
する配線６ａ，６ｂとこのn+層の間に介在され
ている第２の絶縁膜の厚さ５ｂを従来構造と同じ
にした場合はより高い耐圧を得ることができ、又
従来構造と同じ耐圧を実現する場合はこの第２の
絶縁膜５ｂをより薄くできるため、フイールドプ
レートとしての配線部分の下の第２の絶縁膜５ａ
との段差が低減でき配線の段切れを防止できる。
カツト用n+層上の第２の絶縁膜Sbと、フイール
ドブレートとしての機能を果す配線部分の下の第
２の絶縁膜５ａの厚さの差を低減できる。すなわ
ちチヤンネルカツト用n+層５ｂの主表面に於る
濃度勾配は島領域側壁の傾きをθとすると第１図
に示した従来構造に比べsinθ倍（＜１）だけ緩和
されるので、電界集中も対応して緩和される。従
つて、チヤンネルカツト用n+層を横切つて延在
する配線６ａ，６ｂとこのn+層の間に介在され
ている第２の絶縁膜の厚さ５ｂを従来構造と同じ
にした場合はより高い耐圧を得ることができ、又
従来構造と同じ耐圧を実現する場合はこの第２の
絶縁膜５ｂをより薄くできるため、フイールドプ
レートとしての配線部分の下の第２の絶縁膜５ａ
との段差が低減でき配線の段切れを防止できる。
第３図は第２図に示す一実施例の製造プロセス
を示す。
を示す。
まず、第３図ａの如くｎ形の所望の抵抗率を有
する単結晶シリコン基板３１を用意する。このシ
リコン基板３１の厚さはハンドリングに耐える厚
さ、例えば50mmφ基板の場合は、300μｍ程度が
良い。また、面方位は＜100＞であることが好ま
しい。次いでシリコン基板３１を1100℃程度の温
度で熱酸化法により約1μｍのシリコン酸化膜３
２を形成し、その後、公知のホトエツチング技術
と異方位エツチング技術を用いて所定深さ（例え
ば60μｍ）の分離溝３３を形成する。そして、こ
の分離溝３３にアンチモンを拡散し、チヤンネル
カツト用n+領域３４を形成する。チヤンネルス
トツパとしてのn+領域の不純物濃度は主にリシ
コン基板３１の抵抗率および高電圧回路の配線に
加わる電圧の大きさによつて決まる。一般には配
線の電位による電界効果で反転しない値例えば、
約1018atoms／cm2程度であることが好ましい。
する単結晶シリコン基板３１を用意する。このシ
リコン基板３１の厚さはハンドリングに耐える厚
さ、例えば50mmφ基板の場合は、300μｍ程度が
良い。また、面方位は＜100＞であることが好ま
しい。次いでシリコン基板３１を1100℃程度の温
度で熱酸化法により約1μｍのシリコン酸化膜３
２を形成し、その後、公知のホトエツチング技術
と異方位エツチング技術を用いて所定深さ（例え
ば60μｍ）の分離溝３３を形成する。そして、こ
の分離溝３３にアンチモンを拡散し、チヤンネル
カツト用n+領域３４を形成する。チヤンネルス
トツパとしてのn+領域の不純物濃度は主にリシ
コン基板３１の抵抗率および高電圧回路の配線に
加わる電圧の大きさによつて決まる。一般には配
線の電位による電界効果で反転しない値例えば、
約1018atoms／cm2程度であることが好ましい。
次に、分離溝３３およびチヤンネルカツト用
n+領域３４を含む面上に第３図ｂの如く1100℃
程度の熱酸化法により約1.7μｍの絶縁用シリコン
酸化膜３２を形成する。次に、第３図ｃに示すよ
うに分離溝３３の深さ60μｍよりも厚く、ハンド
リングに耐える多結晶シリコン層３５を形成す
る。この多結晶シリコン層３５は例えば三塩化シ
ラン（SiHCl3）原料を含む水素（H2）ガスの
1100〜1200℃における気相化学反応によつて形成
できる。次に、第３図ｃに破線で示した位置、す
なわち、分離溝３３の底部に達するまでシリコン
基板３１を研磨、もしくはエツチングで除去すれ
ば第３図ｄに示したような互いにシリコン酸化膜
３２によつて絶縁分離された複数の単結晶島（島
領域）３６を一方の主表面に有する半導体集積装
置用誘電体絶縁分離基板３７が得られる。この
時、誘電体分離基板３７の上側主表面に露出する
多結晶シリコン（支持領域）３５とシリコン酸化
膜（絶縁膜）３２とから成る分離領域はＶ字形の
分離溝３３の底部に相当するためその間隔は非常
に狭くでき、従つて、集積度が大きく向上する。
このようにしてできた誘電体分離基板３７の単結
晶島３６に第３図ｅに示す如く公知の方法でサイ
リスタ、トランジスタ、ダイオードおよび抵抗等
の各機能素子３６を形成し、アルミニウム配線３
９を施すことによつて第２図に示す半導体集積装
置を得ることができる。
n+領域３４を含む面上に第３図ｂの如く1100℃
程度の熱酸化法により約1.7μｍの絶縁用シリコン
酸化膜３２を形成する。次に、第３図ｃに示すよ
うに分離溝３３の深さ60μｍよりも厚く、ハンド
リングに耐える多結晶シリコン層３５を形成す
る。この多結晶シリコン層３５は例えば三塩化シ
ラン（SiHCl3）原料を含む水素（H2）ガスの
1100〜1200℃における気相化学反応によつて形成
できる。次に、第３図ｃに破線で示した位置、す
なわち、分離溝３３の底部に達するまでシリコン
基板３１を研磨、もしくはエツチングで除去すれ
ば第３図ｄに示したような互いにシリコン酸化膜
３２によつて絶縁分離された複数の単結晶島（島
領域）３６を一方の主表面に有する半導体集積装
置用誘電体絶縁分離基板３７が得られる。この
時、誘電体分離基板３７の上側主表面に露出する
多結晶シリコン（支持領域）３５とシリコン酸化
膜（絶縁膜）３２とから成る分離領域はＶ字形の
分離溝３３の底部に相当するためその間隔は非常
に狭くでき、従つて、集積度が大きく向上する。
このようにしてできた誘電体分離基板３７の単結
晶島３６に第３図ｅに示す如く公知の方法でサイ
リスタ、トランジスタ、ダイオードおよび抵抗等
の各機能素子３６を形成し、アルミニウム配線３
９を施すことによつて第２図に示す半導体集積装
置を得ることができる。
上記の如く、チヤンネルカツト用半導体層３４
は誘電体絶縁分離基板を作る時に形成でき、第２
の絶縁膜に開孔を設けて形成する必要はないの
で、チヤンネルカツト用半導体層３４上の第２の
絶縁膜は平坦であり、従つてこの半導体層の露出
部で配線の段切れは生じない。
は誘電体絶縁分離基板を作る時に形成でき、第２
の絶縁膜に開孔を設けて形成する必要はないの
で、チヤンネルカツト用半導体層３４上の第２の
絶縁膜は平坦であり、従つてこの半導体層の露出
部で配線の段切れは生じない。
また、チヤンネルカツト用半導体層は絶縁分離
膜を形成する前に形成できる。従つて従来構造に
比べ絶縁分離の形成工程からnE層形成工程（従来
構造のチヤンネルカツト用n+層はプロセス簡略
化のためのnE層形成工程で同時に形成される。）
に至る一連のプロセスに於る熱処理分だけチヤン
ネルガツト用半導体層を形成する不純物がより拡
散されるので、より緩やかな濃度勾配を自動的に
得ることができる。すなわち同一プロセスより緩
やかな濃度勾配を得ることができ電界集中をより
緩和できるので、チヤンネルカツト用半導体層上
の絶縁膜とフイールドブレートの機能を果す配線
部分の下の絶縁膜との差厚をより低減できる。
膜を形成する前に形成できる。従つて従来構造に
比べ絶縁分離の形成工程からnE層形成工程（従来
構造のチヤンネルカツト用n+層はプロセス簡略
化のためのnE層形成工程で同時に形成される。）
に至る一連のプロセスに於る熱処理分だけチヤン
ネルガツト用半導体層を形成する不純物がより拡
散されるので、より緩やかな濃度勾配を自動的に
得ることができる。すなわち同一プロセスより緩
やかな濃度勾配を得ることができ電界集中をより
緩和できるので、チヤンネルカツト用半導体層上
の絶縁膜とフイールドブレートの機能を果す配線
部分の下の絶縁膜との差厚をより低減できる。
第２図に示す実施例ではラテラル・サイリスタ
の順逆両方向の耐圧が410〜450Vであつた。なだ
れ降伏現像が観察され降伏電圧以下の印加電圧に
於るリーク電流は10-5A以下と小さい。多結晶電
位を変化させてもリーク電流の増減が観察されず
チヤンネルカツト用n+層が十分機能しているの
が明らかである。又アノード・カソード間に電圧
印加後、時間が経由するに伴い耐圧が増大してゆ
く、いわゆる、ウオークアウト現象が観察されな
い。従つて耐圧はチヤンネルカツト用n+層表面
やｐ層の表面で支配されておらずSiパルス内の接
合コーナ部のなだれ降伏で定まつていると推定さ
れる。
の順逆両方向の耐圧が410〜450Vであつた。なだ
れ降伏現像が観察され降伏電圧以下の印加電圧に
於るリーク電流は10-5A以下と小さい。多結晶電
位を変化させてもリーク電流の増減が観察されず
チヤンネルカツト用n+層が十分機能しているの
が明らかである。又アノード・カソード間に電圧
印加後、時間が経由するに伴い耐圧が増大してゆ
く、いわゆる、ウオークアウト現象が観察されな
い。従つて耐圧はチヤンネルカツト用n+層表面
やｐ層の表面で支配されておらずSiパルス内の接
合コーナ部のなだれ降伏で定まつていると推定さ
れる。
ちなみに本実施例に於るチヤンネルカツト用
n+層上の絶縁膜５ｂを25μｍ以下にすると耐圧は
300V以下と低く、著るしいウオークアウト現象
が観察される。一方3.5μｍ以上にしても耐圧は同
等である。なおフイールドプレートとしての機能
を果している配線下の絶縁膜５ａを1.5μｍ以上に
すると耐圧が280V以下に低減する。このような
事実より、前述の本実施例ではフイールドプレー
トとしての配線とチヤンネルカツト用n+層が適
正かつ十分に機能していることが明らかである。
又Al配線６ａ，６ｂの厚さが2.5μｍの場合に断線
は生じない。
n+層上の絶縁膜５ｂを25μｍ以下にすると耐圧は
300V以下と低く、著るしいウオークアウト現象
が観察される。一方3.5μｍ以上にしても耐圧は同
等である。なおフイールドプレートとしての機能
を果している配線下の絶縁膜５ａを1.5μｍ以上に
すると耐圧が280V以下に低減する。このような
事実より、前述の本実施例ではフイールドプレー
トとしての配線とチヤンネルカツト用n+層が適
正かつ十分に機能していることが明らかである。
又Al配線６ａ，６ｂの厚さが2.5μｍの場合に断線
は生じない。
一方、第１図の従来構造の素子では第２図と同
一の酸化膜厚さと接合深さ、基板濃度にした場合
ラテラル・サイリスタの順・逆両方向の耐圧が
290〜320Vでありウオークアウト明象が観察され
る。チヤンネルカツト用n+層上の絶縁膜５ｂを
増大すると耐圧は増加する傾向がみられるが、約
4.0μｍ程度にしても400V以上の耐圧は得られな
つた。又、この場合、Al配線の厚さを3.2μｍにし
ても随所に断線が見出され3.5〜4.0μｍ程度のAl
配線厚さが必要である。
一の酸化膜厚さと接合深さ、基板濃度にした場合
ラテラル・サイリスタの順・逆両方向の耐圧が
290〜320Vでありウオークアウト明象が観察され
る。チヤンネルカツト用n+層上の絶縁膜５ｂを
増大すると耐圧は増加する傾向がみられるが、約
4.0μｍ程度にしても400V以上の耐圧は得られな
つた。又、この場合、Al配線の厚さを3.2μｍにし
ても随所に断線が見出され3.5〜4.0μｍ程度のAl
配線厚さが必要である。
以上典型的な一実施例に基づいて説明したが、
本発明はこの実施例に限定されるものではなく各
種の変形・応用が可能である。例えば絶縁膜は
SiO2膜以外の各種絶縁膜を適用できるだけでな
く、２種類以上の絶縁膜の組合せも適用できる。
例えば第４図は酸化珪素に比べて窒化珪素や窒化
タンタル等の誘電率の大きい薄膜４１をチヤンネ
カツト用n+層上に設け、その上に酸化珪素膜４
２を設けて絶縁膜を形成した例である。これによ
り同一耐圧を確保する上で必要なチヤンネルカツ
ト用n+層上の絶縁膜の総合厚さをより低減でき
この結果より薄いAl配線でも段切れが防止でき
る。この場合、酸化珪素膜４１上には誘電率の大
きい薄膜４２があつても良い。
本発明はこの実施例に限定されるものではなく各
種の変形・応用が可能である。例えば絶縁膜は
SiO2膜以外の各種絶縁膜を適用できるだけでな
く、２種類以上の絶縁膜の組合せも適用できる。
例えば第４図は酸化珪素に比べて窒化珪素や窒化
タンタル等の誘電率の大きい薄膜４１をチヤンネ
カツト用n+層上に設け、その上に酸化珪素膜４
２を設けて絶縁膜を形成した例である。これによ
り同一耐圧を確保する上で必要なチヤンネルカツ
ト用n+層上の絶縁膜の総合厚さをより低減でき
この結果より薄いAl配線でも段切れが防止でき
る。この場合、酸化珪素膜４１上には誘電率の大
きい薄膜４２があつても良い。
尚、第４図において、第１図、第２図と同一符
号は同一物あるいは相当物を示している。
号は同一物あるいは相当物を示している。
以上の説明では各島領域３ａ〜３ｃがｎ型導電
性、チヤンネルカツト用層が同一導電型で高不純
物濃度のn+層をもつて説明したが、各島領域が
ｐ型、チヤンネルカツト用層がp+型であつても
同様の効果が得られる。
性、チヤンネルカツト用層が同一導電型で高不純
物濃度のn+層をもつて説明したが、各島領域が
ｐ型、チヤンネルカツト用層がp+型であつても
同様の効果が得られる。
勿論、相補型の誘電体絶縁分離基板にも本発明
は適用可能である。
は適用可能である。
以上のごとく本発明によれば、第２層上におけ
る第２の絶縁膜の部分の厚さが第３層上における
第２の絶縁膜の部分の厚さより厚いので、電界集
中が低くなり、かつその段差部が第１層上に存在
するので、電界集中が分散され、電界集中が緩和
され、従つて高耐圧の半導体集積装置を得ること
ができる。
る第２の絶縁膜の部分の厚さが第３層上における
第２の絶縁膜の部分の厚さより厚いので、電界集
中が低くなり、かつその段差部が第１層上に存在
するので、電界集中が分散され、電界集中が緩和
され、従つて高耐圧の半導体集積装置を得ること
ができる。
第１図は従来の半導体集積装置を示す部分的縦
断面図、第２図は本発明の一実施例を示す部分的
縦断面図、第３図ａ〜ｅは第２図に示す半導体集
積装置の一製造工程を示す各工程毎の部分的縦断
面図、第４図は本発明の他の一実施例を示す部分
的縦断面図である。 １……誘電体絶縁分離基板、２……多結晶シリ
コン支持領域、３ａ〜３ｃ……単結晶シリコン島
領域、４ａ〜４ｃ……絶縁分離膜、５……絶縁
膜、６ａ，６ｃ……配線。
断面図、第２図は本発明の一実施例を示す部分的
縦断面図、第３図ａ〜ｅは第２図に示す半導体集
積装置の一製造工程を示す各工程毎の部分的縦断
面図、第４図は本発明の他の一実施例を示す部分
的縦断面図である。 １……誘電体絶縁分離基板、２……多結晶シリ
コン支持領域、３ａ〜３ｃ……単結晶シリコン島
領域、４ａ〜４ｃ……絶縁分離膜、５……絶縁
膜、６ａ，６ｃ……配線。
Claims (1)
- 【特許請求の範囲】 １ 多結晶半導体支持領域に第１の絶縁膜を介し
て複数個の単結晶領域が上記支持領域の一主表面
に露出するように埋設され、 上記単結晶島領域の少なくとも一つが、上記単
結晶島領域の主表面に露出する第１導電型の第１
層と、上記第１層と上記第１の絶縁膜と間に上記
第１の絶縁膜に沿つて形成され、端部が上記単結
晶島領域の主表面に露出する第１導電型で上記第
１層より高不純物濃度の第２層と、上記単結晶島
領域の主表面から上記第１層内に延びかつ第２層
から離れて形成された第２導電型の第３層とを有
し、 上記単結晶島領域の主表面及びそれに隣接する
上記支持領域上に第２の絶縁膜が形成され、 上記第２の絶縁膜を貫通して上記第３層にオー
ミツクコンタクトし、上記第２の絶縁膜上におい
て上記第３層と上記第１層との全境界を越えて上
記第１層上に延在し、かつ一部が上記第１層を越
えて上記第２層上に延在するように配線が形成さ
れたものにおいて、 上記第２の絶縁膜は、上記第２層上に位置する
部分の厚さが上記第３層上に位置する部分のそれ
より厚く、その段差部が上記第１層上に位置して
いることを特徴とする半導体集積装置。 ２ 特許請求の範囲第１項において、上記第２層
は上記第１の絶縁膜に近づくにつれて不純物濃度
が高くなることを特徴とする半導体集積装置。 ３ 特許請求の範囲第１項において、上記第２の
絶縁膜は、上記第２層及びその近傍上に存在する
第１の部分と、第１の部分および上記第３層上に
形成され第１の部分より誘電率の低い第２の部分
とからなることを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8396779A JPS568842A (en) | 1979-07-04 | 1979-07-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8396779A JPS568842A (en) | 1979-07-04 | 1979-07-04 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568842A JPS568842A (en) | 1981-01-29 |
| JPS6352464B2 true JPS6352464B2 (ja) | 1988-10-19 |
Family
ID=13817310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8396779A Granted JPS568842A (en) | 1979-07-04 | 1979-07-04 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568842A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951544A (ja) * | 1982-09-17 | 1984-03-26 | Jido Keisoku Gijutsu Kenkiyuukumiai | 誘電体分離半導体集積回路装置の製造方法 |
| JPS6062156A (ja) * | 1983-09-16 | 1985-04-10 | Nippon Telegr & Teleph Corp <Ntt> | 高耐圧半導体装置 |
| JPS61115346A (ja) * | 1984-11-12 | 1986-06-02 | Nec Corp | 集積化コンデンサ構造 |
| JPH06105712B2 (ja) * | 1985-06-13 | 1994-12-21 | 沖電気工業株式会社 | 高耐圧バイポ−ラ型半導体集積装置およびその製造方法 |
| JPH0717710B2 (ja) * | 1989-05-19 | 1995-03-01 | 出光石油化学株式会社 | エチレン系重合体組成物の製造方法 |
| US5583072A (en) * | 1995-06-30 | 1996-12-10 | Siemens Components, Inc. | Method of manufacturing a monolithic linear optocoupler |
| US5903016A (en) * | 1995-06-30 | 1999-05-11 | Siemens Components, Inc. | Monolithic linear optocoupler |
-
1979
- 1979-07-04 JP JP8396779A patent/JPS568842A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568842A (en) | 1981-01-29 |
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