JPS6353659A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPS6353659A JPS6353659A JP61196867A JP19686786A JPS6353659A JP S6353659 A JPS6353659 A JP S6353659A JP 61196867 A JP61196867 A JP 61196867A JP 19686786 A JP19686786 A JP 19686786A JP S6353659 A JPS6353659 A JP S6353659A
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- JP
- Japan
- Prior art keywords
- address
- data
- memory
- bus
- image memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Image Input (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｍ業上の利用分野）
本発明は、ビットマツプディスプレイ、グラフィックデ
ィスプレイ、ワークスティンヨン等の各種画像表示装置
における。様々な容量を持つ画像情報を格納する画像メ
モリ装置において。
ィスプレイ、ワークスティンヨン等の各種画像表示装置
における。様々な容量を持つ画像情報を格納する画像メ
モリ装置において。
メモリのアドレス空間内にブロック単位で自由に物理メ
モリのアロケーションが可能なように構成した画像メモ
リ装置に関する。
モリのアロケーションが可能なように構成した画像メモ
リ装置に関する。
（従来の技術）
ディスプレイ上に異なる画像データをマルチウィンドウ
表示する場合、ＣＲＴ表示装置に表示するためのデータ
を蓄えるフレームバッファとは別に１画像データを蓄え
る画像メモリ（以下ＶＭと称す）を持つことがある。マ
ルチウィンドウ表示する場合、ＶＭに格納されたいくつ
かの異なるデータの一部を矩形領域で切り出して、フレ
ームバッファにコピーして表示される。
表示する場合、ＣＲＴ表示装置に表示するためのデータ
を蓄えるフレームバッファとは別に１画像データを蓄え
る画像メモリ（以下ＶＭと称す）を持つことがある。マ
ルチウィンドウ表示する場合、ＶＭに格納されたいくつ
かの異なるデータの一部を矩形領域で切り出して、フレ
ームバッファにコピーして表示される。
通常このＶＭ上の１つのウィンドウは、１つの仮想端末
に相当するため、マルチタスク環境下でディスプレイ装
置を動作させた場合、ウィンドウの生成及びウィンドウ
の消去といったことがダイナミックに起こる。ウィンド
ウは個々に異なる大きさ及び異なる奥行き情報を持って
おり、そういったウィンドウの生成消去を繰シ返丁こと
により、ＶＭに格納される画像データのアドレス空間内
での配置が乱れ、非常に複雑になるため、限られた容量
のＶＭを有効に使えず。
に相当するため、マルチタスク環境下でディスプレイ装
置を動作させた場合、ウィンドウの生成及びウィンドウ
の消去といったことがダイナミックに起こる。ウィンド
ウは個々に異なる大きさ及び異なる奥行き情報を持って
おり、そういったウィンドウの生成消去を繰シ返丁こと
により、ＶＭに格納される画像データのアドレス空間内
での配置が乱れ、非常に複雑になるため、限られた容量
のＶＭを有効に使えず。
メモリの無駄が発生し、しいては装置全体のパフォーマ
ンスの低下を招くといった欠点があった。
ンスの低下を招くといった欠点があった。
（本発明が解決しようとする問題点）
本発明では、これらの欠点を解決するため従来の画像メ
モリ装置では固定であったメモリの空間と物理メモリと
の対応を、計算機出力により設定されるアドレス変換テ
ーブルを設けることにより、各層毎にダイナミ、りにア
ロケーション可能としたものであり、異なる大きさ及び
異なる奥行き情報の画像データの格納及び消去をグイナ
ミノクに行った場合にでも、効率良いメモリの使用を可
能とし２画像メモリ装置のパフォーマンスを向上させる
メモリ管理方式を備えた画像メモリ装置を提供するもの
である。
モリ装置では固定であったメモリの空間と物理メモリと
の対応を、計算機出力により設定されるアドレス変換テ
ーブルを設けることにより、各層毎にダイナミ、りにア
ロケーション可能としたものであり、異なる大きさ及び
異なる奥行き情報の画像データの格納及び消去をグイナ
ミノクに行った場合にでも、効率良いメモリの使用を可
能とし２画像メモリ装置のパフォーマンスを向上させる
メモリ管理方式を備えた画像メモリ装置を提供するもの
である。
（実施例）
以下図面に示す本発明の一実施につき詳説する。
第１図に本発明の一実施例のブロック構成図を示す。１
，２，３．４はそれぞれ語長１ビット×ＩＭ語のダイナ
ミック参ランダム・アクセス命メモリ（以下ＤＲＡＭと
称す。）１６個から構成される４層の画像メモリプレー
ンである。５は図示せざる外部の装置が、メモリをリー
ド及びライトする場合アドレスを出力するアドレスバス
で。
，２，３．４はそれぞれ語長１ビット×ＩＭ語のダイナ
ミック参ランダム・アクセス命メモリ（以下ＤＲＡＭと
称す。）１６個から構成される４層の画像メモリプレー
ンである。５は図示せざる外部の装置が、メモリをリー
ド及びライトする場合アドレスを出力するアドレスバス
で。
ＡＯ−Ａ１９の２０本で構成される。６，７，８．９は
本発明の特徴とするアドレス変換テーブルでそれぞれ２
５６バイトのスタティック・ランダム・アクセス・メモ
リ （以下ＳＲＡＭと称す。）で構成され、アドレスバ
ス５の上位８ピツ）（Ａ１９〜Ａ１２）がＳＲＡＭのエ
ントリーアドレスに入力され、テーブル変換された８ビ
ツトデータが変換アドレスとして各層のメモリプレーン
の上位アドレスに入力される。アドレスバス５の下位１
２ピッ１−（ＡＩｌ〜ＡＯ）ｌｄ各ツメモリブレーン下
位アドレスに直接入力される。１０は図示せざる計算機
、出力より設定される書き込みプレーン指定ＴＣ）、１
．２はメモリリードコマンド信号（ＭＲＤＣ）。
本発明の特徴とするアドレス変換テーブルでそれぞれ２
５６バイトのスタティック・ランダム・アクセス・メモ
リ （以下ＳＲＡＭと称す。）で構成され、アドレスバ
ス５の上位８ピツ）（Ａ１９〜Ａ１２）がＳＲＡＭのエ
ントリーアドレスに入力され、テーブル変換された８ビ
ツトデータが変換アドレスとして各層のメモリプレーン
の上位アドレスに入力される。アドレスバス５の下位１
２ピッ１−（ＡＩｌ〜ＡＯ）ｌｄ各ツメモリブレーン下
位アドレスに直接入力される。１０は図示せざる計算機
、出力より設定される書き込みプレーン指定ＴＣ）、１
．２はメモリリードコマンド信号（ＭＲＤＣ）。
１３はＤＲＡＭのＲＡＳ信号、ＣＡＳ信号を発生する）
＜ＡＳＣＡＳ信号発生回路。１４は１６ビツトのバスド
ライバ、１５はマルチプレクサである。
＜ＡＳＣＡＳ信号発生回路。１４は１６ビツトのバスド
ライバ、１５はマルチプレクサである。
この様に構成された画像メモリ装置を動作させるには、
アドレスバス５にアクセスするメモリアドレス信号を出
力し、ライトの場合はデータバスにライトデータを田カ
してメモリライトコマンド信号ＭＷＴＣＩＩをイネーブ
ルにすることによジ行う。このとき、４ビツトのレジス
タ１゜には予め図示せざる計算機出力により書き込みプ
レーン指定データが設定されている。ＲＡＳ・ＣＡＳ信
号発生回路１３はこのレジスタ１０の値により指定きれ
た層のＲＡＳ信号及びＣＡＳ信号をイネーブルすること
によりＤＲＡＭを活性化し、データバス上のデータを指
定アドレスに簀き込む。また、リードの場合は、メモリ
リードコマンド信号ＭＲＤＣ：１．２をイネーブルにす
る。
アドレスバス５にアクセスするメモリアドレス信号を出
力し、ライトの場合はデータバスにライトデータを田カ
してメモリライトコマンド信号ＭＷＴＣＩＩをイネーブ
ルにすることによジ行う。このとき、４ビツトのレジス
タ１゜には予め図示せざる計算機出力により書き込みプ
レーン指定データが設定されている。ＲＡＳ・ＣＡＳ信
号発生回路１３はこのレジスタ１０の値により指定きれ
た層のＲＡＳ信号及びＣＡＳ信号をイネーブルすること
によりＤＲＡＭを活性化し、データバス上のデータを指
定アドレスに簀き込む。また、リードの場合は、メモリ
リードコマンド信号ＭＲＤＣ：１．２をイネーブルにす
る。
どのプレーンのデータを読み田丁かは、マルチプレクサ
１５により１プレーンを選択してデー＝５− タバス上にデータを出力する。
１５により１プレーンを選択してデー＝５− タバス上にデータを出力する。
前述の様にメモリプレーン１，２，３．４は、１層につ
き１ＭビットのＤＲＡＭ １．６個で構成されるので１
層当り１Ｍワードとなシアドレス信号線の本数は２２０
＝ Ｉ Ｍより２０本になる。外部からの２０本のアド
レスＡＯ−Ａ１９のうち下位の１２ビツト（ＡＯ〜Ａ１
１）はＤＲＡＭの下位アドレスにそのまま入力されるが
、」二位の８ピノ） （Ａ１２〜Ａ１９）は２５６バイ
トのＳＲＡＭで構成されるアドレスに？にテーブル６．
７，８．９ のエントリーアドレスに入力きれている
。従って２１２＝４Ｋ ワードなので１Ｍワードのメモ
リを４にワードを１ブロツクとして２８＝２５６ブロツ
クに分割し＋−′ｆ：の４にワード単位で外部からの論
理アドレスと、実メモリの物理アドレスとの変換が可能
となる。
き１ＭビットのＤＲＡＭ １．６個で構成されるので１
層当り１Ｍワードとなシアドレス信号線の本数は２２０
＝ Ｉ Ｍより２０本になる。外部からの２０本のアド
レスＡＯ−Ａ１９のうち下位の１２ビツト（ＡＯ〜Ａ１
１）はＤＲＡＭの下位アドレスにそのまま入力されるが
、」二位の８ピノ） （Ａ１２〜Ａ１９）は２５６バイ
トのＳＲＡＭで構成されるアドレスに？にテーブル６．
７，８．９ のエントリーアドレスに入力きれている
。従って２１２＝４Ｋ ワードなので１Ｍワードのメモ
リを４にワードを１ブロツクとして２８＝２５６ブロツ
クに分割し＋−′ｆ：の４にワード単位で外部からの論
理アドレスと、実メモリの物理アドレスとの変換が可能
となる。
第２図は、論理アドレスと物理アドレスの対応を示した
図である。論理アドレスも物理アドレスも、アドレス信
号線本数としてはともに２０不ろるので、ＩＭワードの
アドレス空間となる。
図である。論理アドレスも物理アドレスも、アドレス信
号線本数としてはともに２０不ろるので、ＩＭワードの
アドレス空間となる。
例えば第２図の様にアドレス変換テーブルのア６一
ドレスＯＯＨ番地に０２Ｈ，０１査地にＯＯＨ，０２Ｈ
番地にＯＩＨ，０３Ｈ番地にＦ Ｆ Ｈというように設
定されているとすると、外部のデバイスが０００００Ｈ
香地の論理アドレスを出力した場合、上位の８ビツトの
ＯＯＨは、アドレス変換テーブルのＯＯＨ番地を選択す
るので、００Ｈ番地に格納さｎているデータ０２Ｈが交
換された上位アドレスとして出力されるので、物理アド
レスの０２０００Ｈ番地がアクセスされる。同様に論理
アドレス０３０００Ｈ番地を出力すると上位アドレスは
、変換テーブルの０３Ｈ番地の同各ＦＦＨに変換され、
ＦＦ０ＯＯＩ（番地がアクセスされる。
番地にＯＩＨ，０３Ｈ番地にＦ Ｆ Ｈというように設
定されているとすると、外部のデバイスが０００００Ｈ
香地の論理アドレスを出力した場合、上位の８ビツトの
ＯＯＨは、アドレス変換テーブルのＯＯＨ番地を選択す
るので、００Ｈ番地に格納さｎているデータ０２Ｈが交
換された上位アドレスとして出力されるので、物理アド
レスの０２０００Ｈ番地がアクセスされる。同様に論理
アドレス０３０００Ｈ番地を出力すると上位アドレスは
、変換テーブルの０３Ｈ番地の同各ＦＦＨに変換され、
ＦＦ０ＯＯＩ（番地がアクセスされる。
従って、４にワードを１ブロツクとして各層毎に１Ｍワ
ードの論理アドレス空間に自由に物理メモリを配置する
ことが出来る。
ードの論理アドレス空間に自由に物理メモリを配置する
ことが出来る。
この配置の変更は一層につき２５６バイトのメモリ内容
を計算機出力により書き換えることで行えるので高速に
行うことが可能である。
を計算機出力により書き換えることで行えるので高速に
行うことが可能である。
次に実際のメモリの使用方法について詳細に説明する。
例として、第３図に示す様に、１層につき４ブロツクの
メモリ４層からなる場合について考える。今アドレス変
換テーブルは、第３図に示す様に初期設定されていると
する。今あるタスクＡよυウィンドウの生成要求があり
、プレーンＯの００００Ｈ〜１００ＯＨを割ｇ当てたの
ち、タスクＢのウィンドウ生成要求に対してプレーン０
〜プＬ／−７３４層）１０００Ｈ〜２ｏｏＯＨを割ｇ当
てたとするとメモリ内でのデータの配置は、第４図に示
す様になる。次にタスクＣより３ブロック単位層分のエ
リアの要求があった場合、従来の方式ではメモリの空き
容量としては十分であっても、アドレスが連続していな
いため２ブロツクしか確保できなかったが２本発明のメ
モリ装置を用いてアドレス変換テーブルを第５図の様に
簀き換えれば、物理メモリのアドレス空間上ではＣのデ
ータがブロック単位で不連続に格納・されていても、外
部から見た論理アドレス空間上では連続したエリアに格
納されているとして扱うことが出来るため、空きメモリ
容量が十分であれば、必要なエリアを連続した論理アド
レス空間上に確保できるので、限られたメモリを有効に
使うことが出来る。
メモリ４層からなる場合について考える。今アドレス変
換テーブルは、第３図に示す様に初期設定されていると
する。今あるタスクＡよυウィンドウの生成要求があり
、プレーンＯの００００Ｈ〜１００ＯＨを割ｇ当てたの
ち、タスクＢのウィンドウ生成要求に対してプレーン０
〜プＬ／−７３４層）１０００Ｈ〜２ｏｏＯＨを割ｇ当
てたとするとメモリ内でのデータの配置は、第４図に示
す様になる。次にタスクＣより３ブロック単位層分のエ
リアの要求があった場合、従来の方式ではメモリの空き
容量としては十分であっても、アドレスが連続していな
いため２ブロツクしか確保できなかったが２本発明のメ
モリ装置を用いてアドレス変換テーブルを第５図の様に
簀き換えれば、物理メモリのアドレス空間上ではＣのデ
ータがブロック単位で不連続に格納・されていても、外
部から見た論理アドレス空間上では連続したエリアに格
納されているとして扱うことが出来るため、空きメモリ
容量が十分であれば、必要なエリアを連続した論理アド
レス空間上に確保できるので、限られたメモリを有効に
使うことが出来る。
（発明の効果）
以上説明したように本発明によれば論理アドレス空間内
にブロック単位で自由に物理メモリのアロケーションが
可能となり、異なる大きさ及び異なる奥行き情報を持つ
画像データの格納消去を繰り返したときでも、限られた
容量の画像メモリを有効に使うことが可能となる利点が
ある。
にブロック単位で自由に物理メモリのアロケーションが
可能となり、異なる大きさ及び異なる奥行き情報を持つ
画像データの格納消去を繰り返したときでも、限られた
容量の画像メモリを有効に使うことが可能となる利点が
ある。
第１図は不発明の一実施例を示すプロ、り回路図、第２
図、第３図及び第５図は、論理アドレスと物理アドレス
との対応関係を示すグラフ。 及び第４図はメモリ空間でのデータの配置を示す図であ
る。 １〜４・・・プレーンＯ〜３，６〜９・・・アドレス変
換テーブル、１０・・レジスタ、１３・・・ＲＡ、５−
ＣＡＳ信号発生回路、１５・・・マルチプレクザ 篤３図 フ０し７ン１ 第５図
図、第３図及び第５図は、論理アドレスと物理アドレス
との対応関係を示すグラフ。 及び第４図はメモリ空間でのデータの配置を示す図であ
る。 １〜４・・・プレーンＯ〜３，６〜９・・・アドレス変
換テーブル、１０・・レジスタ、１３・・・ＲＡ、５−
ＣＡＳ信号発生回路、１５・・・マルチプレクザ 篤３図 フ０し７ン１ 第５図
Claims (1)
- 奥行き方向に複数の層で構成され各層毎にアドレスを変
換するアドレス変換テーブルの設けられた画像メモリ装
置において、アドレス変換テーブルの内容を計算機出力
によつて書き換えることにより、各層毎にメモリのアド
レス空間内においてブロック単位で自由に物理メモリの
アロケーションができるように構成したことを特徴とす
る画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196867A JPS6353659A (ja) | 1986-08-22 | 1986-08-22 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196867A JPS6353659A (ja) | 1986-08-22 | 1986-08-22 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353659A true JPS6353659A (ja) | 1988-03-07 |
Family
ID=16364965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196867A Pending JPS6353659A (ja) | 1986-08-22 | 1986-08-22 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100982440B1 (ko) | 2008-06-12 | 2010-09-15 | (주)명정보기술 | 단일 플래시 메모리의 데이터 관리시스템 |
-
1986
- 1986-08-22 JP JP61196867A patent/JPS6353659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100982440B1 (ko) | 2008-06-12 | 2010-09-15 | (주)명정보기술 | 단일 플래시 메모리의 데이터 관리시스템 |
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