JPS6353797A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ回路に関し、特に例えばディスプレイや
プリンタ等の画像情報をマトリックス状に格納するメモ
リ回路に関する。

［従来の技術］ 従来、ディスプレイやプリンタの画像メモリは読み出す
ときの速度を最優先に設計されており、例えばＣＰＵの
バスに対応してメモリ空間が設定されているため、メモ
リ上におけるデータのアクセス及びメモリ空間における
ブロック移動、回転、スクロール等のメモリに対する操
作は複雑なものとなっていた。また画像処理などで使用
されるディザパターン等の濃度パターンは、画像の再現
性を重点に決定されているため、メモリ空間上における
画像情報の圧縮処理等にはあまり通さないものであった
。

［発明が解決しようとする問題点コ 本発明は上記従来例に鑑みなされたもので、ビットの並
び換えにより、例えばデータ圧縮に適したデータとして
メモリにアクセスできるようにしたメモリ回路を提供す
ることを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために本発明のメモリ回路は以下の
様な構成から成る。即ち、 ｎ×ｍのマトリクス状に配置されたメモリ素子を僅えた
メモリ配列と、前記メモリ素子の行方向の位置に対応し
たアドレスを出力する第１のアドレス手段と、前記メモ
リ素子の列方向の位置に対応したアドレスを出力する第
２のアドレス手段と、前記第１及び第２のアドレス手段
によりアドレスされた前記メモリ配列にアクセスを行う
入出力手段と、前記メモリ配列のアクセスデータのビッ
ト配置を並び換えるビット位置変更手段とを備える。

［作用］ 以上の構成において、メモリ配列へのアクセスデータの
ビット配列を変換して１または０のビット列が長くなる
ように動作する。

［実施例コ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［画像メモリの構成説明　（第１図）］第１図は本実施
例の画像メモリ１の構成を示す図である。

画像メモリ１の記憶部は第３図に示す４×４個のメモリ
１０２　（２５６Ｘ２５６Ｘ１ピツト）を備えたメモリ
配列１１０と、メモリ配列１１０のＸ方向のアドレスを
出力するＸアドレス出力部２と、Ｘ方向のアドレスを出
力するＸアドレス出力部３とを備える。Ｘアドレス出力
部２はｃＰＵよりのＸ方向のアドレスＡｘを、Ｘアドレ
ス出力部３はＡｙをそれぞれ入力して、それぞれ８ビツ
トのＡ　Ｘ　６−Ａ　Ｘ　ｓ　＋　Ａ　’／　ｏ〜Ａｙ
３のアドレス信号を出力している。

また４はデータ変換部で、メモリ配列１１０をアクセス
するときのデータバスのビット配列をそのまま、あるい
は変更して人出力できるようになっている。５はマスク
部でデータバスのビットにより指定されたメモリ素子１
０２への書込み禁止を行う。６はビデオ出力部で、メモ
リ配列１１０より水平方向あるいは垂直方向にビットデ
ータを読出し、ビデオ信号７１６として出力する。なお
ビデオ出力部６に入力されているＶＡＳ信号は、例えば
ビデオクロック等のビデオ信号に同期させる信号で、外
部の図示しない例えば表示部等より与えられるクロック
信号である。

［ＣＰＵとの接続の説明　（第２図）］第２図はＣＰＵ
７と画像メモリ１との接続を示す図である。

ＣＰＵＩはアドレスバスによりメモリのＸ方向アドレス
バス、ｙ方向アドレスＡ３／を出力するとともに、スク
ロールを実施する時は行方向のスクロール量を設定する
ＲＬＡ、列方向のスクロール量を決定するＣＡを与える
。データバスは１６ビツト（ｂｏ〜ｂ１．）の双方向性
バスである。レジスタ８はアドレスバス、データバス、
書込み信号（ＷＲ）を人力してラッチし、ｘ、ｙ方向の
指示信号（Ｘ／Ｙ）、垂直方向の鏡像読出しあるいは左
回転を指示する信号ＲＵ、水平方向の鏡像読出しあるい
は右回転を指示する信号のＣＵ等を出力する。

［メモリ配列の説明　（第３図）コ 第３図は本実施例のメモリ配列１１０とｘ、ｙアドレス
出力部２．３の構成を示す。

１００は１０ビツトの加算器、１０１はＳ端子が“Ｏ”
のときＡ入力が、“１″のときＢ入力が選択されてＹに
出力される８ビツトのセレクタである。セレクタ１０１
のＡ入力には加算器１００の上位８ビツトが入力されて
いる。１０２は第６図、７図を参照して後述するメモリ
素子で、２５６Ｘ２５６ｘｆビツトの容量を有している
。メモリ素子１０２は１ビツトのデータ入出力ボート１
０、画像メモリとして使用されるときにデータの読出し
を行う出力ポートＳＯがあり、書込み端子ＷＥにはマス
ク部５よりのｍｏ。〜ｍ３３が、ｘ、　ｙの読出し方向
を指示するＸ／Ｙ信号等が入力されている。

［データ変換部の説明　（第４図）］ 第４図はメモリ配列１１０に人出力されるデータのビッ
ト配列を変換するデータ変換部４の構成を示す図である
。

図中、１０３はＡ／Ｂ端子人力１０４が“０“のときＢ
側から入力してＡ側に出力し、Ａ／Ｂ端子入力１０４が
“１″のとき、逆にＡ側から入力してＢ側に出力する双
方向性のローテート付トライステートバッファで、ＯＥ
端子１０５が“０”のときに各出力がエネーブル状態と
なる。更に、例えばＡ／Ｂ端子人力１０４が“０″　（
メモリ１０２への書込み時）の場合で説明すると、Ｓｔ
。

ＳＯ端子のローテート入力１０６が００″のときは入力
（ＢＯ，Ｂｌ、Ｂ２．Ｂ３）に対し、出力は（ＡＯ，Ａ
１．Ａ２．Ａ３）となる。ローテート入力１０６が“０
１”のときは人力（ＢＯ９Ｂｌ、Ｂ２．Ｂ３）に対し出
力が（ＡＩ、Ａ２゜Ａ３．ＡＯ）という様に右に１ビツ
トローデートされる。ローテート人力１０６が１０″の
ときは２ビツト右にローテートされて出力が（Ａ２゜Ａ
３．ＡＯ，Ａｌ）に、ローテート入力１０６が“１１”
のときは出力が（Ａ３．ＡＯ，Ａｌ、Ａ２）となる。　
　１０７〜１０９は１６ビツトの双方向性のトライステ
ートバッファで、Ｔ端子１１１にＯｎが入力されると、
Ｂから入力してＡに出力され、Ｔ端子１１１がパ１”の
ときはその逆となる。

またＯＥ端子は“０”のとき出力データエネーブルとな
り、′１”のときには出力はハイインピーダンスになる
。３０はバッファ１０７が選択された時のメモリ１１０
のビット位置とＣＰＵＴ側のビット位置との関係を示す
もので、同様に３１はバッファ１０８が選択されたとき
のメモリ１１０とＣＰＵ７とのビット位置関係を示して
いる。いずれも右側がＣＰＵＴ側のビット位置である。

［マスク部の説明　　（第５図）］ 第５図はメモリ配列１１０への書込み信号ｍｏ。

〜ｍ３３を出力するマスク部の構成図である。

１１３は４ビツトのローデータで、Ｓｏ、Ｓｔ端子のロ
ーテート入力１１４に対応して入力データ（ｔｏ、ｉｌ
、ｉ２．ｉ３）をローテートした出力データ（００，Ｏ
ｆ、０２，０３）を出力する。ローデータ１１３はＣＰ
Ｕ７のデータバスのビット位置とメモリ配列１１０のメ
モリ素子１０２との対応付けを行うために設けられてい
る。このローテート量は、前述の双方向性のローテート
付トライステートバッファ１０３の場合と同様である。

１１５は１６ビツトのＤタイプのフリップフロップで、
ＣＰＵ７よりの１６ビツトのデータをラッチする。

［メモリ素子の構成の説明　（第６図）コ第６図は第３
図に示したメモリ１０２の構成を示す図である。

５００．５０１は共に８ビツトの六入力の値に対応して
２５６個の出力ボートのいずれか１つが“１“となるデ
コーダ、５０２は第７図に示すメモリセルで、その総数
は２５６ｘ２５６＝６５５３６個である。５０３，５０
４は共に２５６ビツトのＤタイプのフリップフロップで
、ｔＳ信号により各メモリセルよりの２５６ビツトのデ
ータをラッチする。５０５，５０６は共に２５６ビツト
の１人力のうちの１ビツトを、アドレスＡＤ人力５１０
に対応して選択して出力するデータマルチプレクサで、
Ｘ／Ｙ入力１０が“０”のときはマルチプレクサ５０５
の出力が、１”のときはマルチプレクサ５０５の出力が
選択されて、１ビツトの信号１１（ＳＯＯＯ〜５．）と
して出力される。

尚、ｉｏは各メモリセルの１ビツトの入出力信号である
。

［動作説明（第３．４図、第９図〜１１図）コ第９図の
画像メモリ８０をもとに回路動作の説明を行う。

画像空間はＸ軸とＸ軸がともにＯ〜１０２３で定義され
ており、この空間８０を４×４のビクセル８１で分割す
る。本実施例はＣＰＵ７がこの画像メモリ８０をアクセ
スする時４×４の単位で読み書きできる様にしたもので
、特にビクセル８１が４の倍数以外のアドレスからでも
、即ちＸ軸、ｙ＠のどの位置からでも４×４の単位でア
クセスできるようにしたものである。

従って、例えばＸが１３５，１３６，１３７゜１３８で
、ｙが２１０，２１１，２１２，２１３で示されるビク
セルであっても、ＣＰＵ７は１回のマシンサイクルでア
クセスできるものである。

以下この動作を説明する。

いまＣＰＵ７がＸ軸アドレスとしてＡｘ＝１３５、ｙ軸
アドレスとしてＡｙ＝２１０を出力すると、Ａｘａを出
力している加算器１００の出力は“１３８”　　（＝０
０１０００１０１０）となり、セレクタ１０１のＡ人力
には上位８ビツトの”　ＱＯ１０００１０＝３４″が入
力される。いまセレクタ１０１のＳ端子人力ｔｘが“０
″とすると、Ａｘｏは３４°′となる。同様にしてＡＸ
ｌ＝３４．ＡＸ２　＝３４、Ａｘ３＝３３となる。ｙ軸
方向の場合をみると、Ａ　ｙ　＝　２１０　（１１０１
００１０）であるため、同様にしてＡＹｏ　”５３．Ａ
３’ｌ　＝５２．Ａｙｚ　＝２、Ａｙ３＝５２となる。

このようにしてアドレスされて読出されたメモリ配列１
１０よりの１６ビツトデータ（１０゜。〜１０３ｓ）は
、第４図のローテート付トライステートバッファ１０３
に人力される。バッファ１０３のＳｔ、Ｓｏ大入力Ａｙ
はＡｙの下位２ビツト（１０）が、同じ＜ＡＸはＡＸの
下位２ビツト（１１）であるため、例えばバッファ１０
３のＡＯに入力された１０゜。はＢ２に出力され、バッ
ファ１０３′のＡＯに人力されてＢｌ　（ｄａ９）に出
力される。いまＴＨＲＵ信号１１６が“Ｏｎならばバッ
ファ１０９を通してＣＰＵ７のデータバスのビット９に
出力される。

同様にして１０．。→ビット１３．ｉｏ・２ｏ→ビット
１．ｉｏ、。→ビット５．ｉｏ、、→ビット１０゜１０
８．−ビット１４．ｉｏ２＋→ビット１．ｉｏ３＋→ビ
ット６．１００２→ビット１１．ｉ０＋２→ビット１５
，１０２２→ビット３．ｔｏ、、−ビット７゜１０゜、
−ビット８，１ｏ１３−”ビット１２．ｉｏ２゜−ビッ
トＯ，ｉｏ、、→ビット４というように変換して出力さ
れる。即ち、このことはＸが“１３５〜１３８”、ｙが
“２１０〜２１３”でアドレスされる４×４のマトリク
スデータが、１ワード（１６ビツト）のデータとして１
度にＣＰＵ７に出力されることを表わしている。なおこ
の場合、書込み信号（ＷＲ）１１７を“０″にしてメモ
リ配列１１０に４×４のマトリクスデータを１度に書込
むことができるのはもちろんである。

またＴＨＲＵ信号１１６を“ＯｎにするかわりにＤＩＴ
ＨＥＲ信号１１８を０″にすると、フリップフロップ１
１９により読込み信号（ＲＤ）１２０または書込み信号
（ＷＲ）、１１７が入力されるごとに、Ｄ　Ｉ　Ｔ　ｏ
信号１２１とＤ　Ｉ　Ｔ　１倍号１２２が交互に０“ど
なる。Ｄ　Ｉ　Ｔ　ｏ信号１２１が０”になるとバッフ
ァ１０７が、ＤＩＴＩ信号１２２が“０″になるとバッ
ファ１０８がそれぞれ選択され、それぞれ３０．３１に
示したようにビット位置の変更が行われる。

第１０図は１画素を４×４のマトリクスで表わした時、
濃度の増加に伴ってビットの増加するパターンを示した
図で、パターン９００〜９１６の１７段階が示されてい
る。

第１１図（Ａ）は第１０図のパターン９００〜９１６の
それぞれを１６ビツトで表わしたもので、各ワードはパ
ターン９００〜９１６に対応している。第１１図（Ａ）
の場合、“０”のランと“１″のランとが短いため、例
えばランレングス圧縮、ＭＨ圧縮、ＭＲ圧縮、ＭＭＲ圧
縮等を行う場合、圧縮率をあまり上げることができない
。しかし、これらのパターンデータを第４図のデータ変
換部４のバッファ１０７を介して読み出すと、３０に示
すようなビット位置の変換が行われ、第１１図（Ｂ）に
示す様なパターンデータ列が得られる。またバッファ１
０８を通すと第１１図（Ｃ）のパターンデータ列が得ら
れる。

第１１図（Ｂ）（Ｃ）より解る如く、“０”と°°１”
　（白と黒）のそれぞれのランが長くなるため圧縮率が
向上し、特にバッファ１０７，１０８を交互に通すこと
により、濃度が同一でも白ラン及び黒ランを２倍に長く
することができる。

このような変換は各ビット毎に行っているため、通常の
ディザ画像のように濃度だけでなく、図形情報も含まれ
ている場合でも、ある程度高圧縮できる。また更にビッ
ト位置の変換の仕方を変えることにより、異なる濃度パ
ターンデータのサポートも可能である。

［マスク部の説明　（第５図）コ 第５図はマスク部５の回路構成を示す図である。

Ｄタイプフリップフロップ１１５に、４×４のマトリク
ス状のメモリ素子１０２のうち、書込みを行なわない素
子に対応するデータバスのビットを１″にしてセットす
る。４ビツトのローデータ１１３のＳｌ、Ｓｏ端子には
それぞれＡｘ、Ａｙの下位２ビツトが人力されており、
データバスのビット位置と４×４のマトリクスのビット
位置とを対応づける。書込みモードで他の信号条件が満
足されると、３人力のＯＲ回路１２４の出力が“０”と
なり、２人力のＯＲ回路を通して“１”をセットされた
以外の各メモリセル１０２の書込み信号ｍＱＱ”ｍ３３
が“０”になる。これにより所望のメモリセル１０２へ
の書込み、あるいは書込み禁止ができるようになる。

［メモリセルの構造の説明（第５図、第６図）］第７図
は第６図の各メモリセル５０２の回路図である。

６０は１ビツトのデータをラッチするＤタイプのフリッ
プフロップで、書込み時は３人力ＡＮＤ回路６３が開か
れることによりバッファ６４がエネーブルとなって、１
０端子の１ビツトデータがＤタイプのフリップフロップ
６０に入力され、ＷＥ信号６９によりラッチされる。一
方読出し時はＷＥ信号６９がＨ”レベルとなるため、Ａ
ＮＤ回路６１が開かれバッファ６２を介してｉｏ端子に
読出される。なおりＸ、、ＤＹ、はそれぞれ後述するｘ
、Ｘ方向のビット読出し用の信号である。

［ビデオ信号の読出しの説明（第６〜８図）］第８図は
メモリ配列１１０を画像メモリとした時、ビデオ信号７
１６として読出す場合の回路図である。

図中、７００は２０ビツトのカウンタで、メモリ配列１
１０の１０２４ｘ１０２４の画素（ビクセル）アドレス
を決定する。７０５，７０７，７０８はいずれもＳ端子
入力が“１″のときはｉ入力を反転して出力し、“０”
のときはそのまま出力する出力反転回路である。ますカ
ウンタ７００の全ビット（ＱＯ−Ｑ１９）が１”の状態
から動作が開始される。この時ＡＮＤ回路７０１の出力
ｔｓは１”であり、Ｘ／Ｙ信号が１”、即ちＸ方向の読
出し指示の時はｔｘが“１”に、Ｘ方向の読出しの時は
ｔｙが“１”になる。この時、加算器７０４の出力は“
０”となり、出力反転回路７０５のＳ端子人力ＲＵ信号
が“０”のときは、その出力は“０”となる。更にＲＬ
Ａの入力も“０”とすると加算器７０６の出力であるＲ
Ａ倍信号“０”となる。

Ｘ方向の読出しの場合を考えると、第３図でｔｙ＝ｔと
なり、Ａ　ｙｏ〜Ａ　ｙ３にはＲＡ倍信号出力される。

また前述した様にｔｓ＝１であるため、第６図のフリッ
プフロップ５０３と５０４には、２５６個毎にワイヤー
ドＯＲされた各メモリセル５０２のＯＸ、あるいはＯＹ
ｊ信号がラッチされる。Ａｙ倍信号“０″であるため、
デコーダ５０１のＤＹｏ信号が′１″となり、第６図の
１行目のメモリセル５０２よりの信号ＯＸＯ〜０Ｘ２Ｓ
５が読出されフリップフロップ５０３にラッチされる。

いまＸ／Ｙ信号が“０”であるため、マルチプレクサ５
０５がエネーブルとなり、０出力よりアドレス信号５１
０のアドレスに対応した１ビツトのデータが出力される
。アドレス信号５１０はカウンタ５１１が＋１されるご
とに、Ｕ／Ｄ　（ＣＵ信号）が“０”のときは出力反転
回路５１２により増加し、逆にＵ／Ｄが“１”のときは
減少するため、順次、水平方向にメモリセルのビット信
号が出力される。

次に第８図でタイミング信号ＶＡＳが“０”から１″に
なるとカウンタ７００は＋ｉｔ／、２０ビツトの出力は
全て“０″になる。ここでＣＵ。

ＲＵ倍信号“０“のとき出力反転回路７０７，７０８の
出力はいずれも“０”となる。いまＸ／Ｙ信号が“０″
であるから、セレクタ７０９ではＩＯａ＋Ｉｌａがｚ、
、Ｚｂに、セレクタ７１０ではＩ、□　ＩｌｂがＺａ、
Ｚｂに出力される。これによりマルチプレクサ７１２が
選択され、７１２の人力ＳＯ０゜のみが選択されてフリ
ップフロップ７１５にＶＡＳ信号でラッチされ、ビデオ
信号７１６として出力される。

以下同様にしてＶＡＳ信号が“ＯＮ　“１”を繰返すと
カウンタ７００が＋１され、ｓ　ｏ　ａｔ。

５ＯＯ２１ＳＯ０３と次々に選択されビデオ出力となる
。これに同期してデコーダ７１４により、れるため、メ
モリ１０２のカウンタ５１１がカウントアツプし、アド
レス信号５１０を更新して次のデータを用意する。こう
してＶＡＳ信号が１０２４回オン・オフすると、カウン
タ７００の出力Ｑ１０が１″となり、次からはＳＯ，、
〜ＳＯ３゜が順次選択されてビデオ信号となる。以下同
様にして、Ｓ　０２０〜Ｓ　０２３．　　Ｓ　Ｏ３ｏ〜
Ｓ　Ｏｓｓが選択されて出力される。つまり５ＯＯ０〜
５ＯＯ３のパターンが２５６回、Ｓ　Ｏ５ｏＮＳ　Ｏ３
ｓ（Ｄパターンが２５６回繰返してビデオ信号７１６と
して出力される。

カウンタ７００の出力ＱＯ〜Ｑｌｌが全て“１″になっ
たとき再びｔｓが１″、Ｘ／Ｙが“０”のときはｔｙが
“１”となる。この時カウンタ７００の出力Ｑ１２〜Ｑ
１９はまだ“０“であるためＲＡは１″となり、第３図
のＡｙ０〜Ａ”／３は“１”となっている。従って第６
図のＡＹ大入力“１”となるため、デコーダ５０１によ
りＤＹ、のみが出力され、２行目のメモリセル５０２が
選択され、それらよりの出力データ○Ｘ。

〜０ＸｚｓｓがＤフリップフロップ５０３にラッチされ
る。以下同様にしてメモリ配列１１０より、１０２４Ｘ
１０２４の全ての点データがビデオ信号（ＶＩＤＥＯ）
７１６としてフリップフロップ７１５より出力される。

［水平方向の鏡像の読出し説明］ 第８図をもとに水平方向の鏡像を求める方法について説
明する。

この場合は出力反転回路７０８に入力されているＣＵ信
号を“１”にすることにより得られる。

ＣＵ信号を“１“にすると７０８の出力は反転され、カ
ウンタ７００の出力が全ビット“０”でＸ／Ｙ＝Ｏのと
きマルチプレクサ７１２が選択される。マルチプレクサ
７１２の入力はＳ２Ｓ。

５ｏ＝０１１となり、５００３が選択されてフリップフ
ロップ７１５に入力されビデオ信号７１６として出力さ
れる。次にカウンタ７００が＋１すると、５ＯＯ２が選
択され、以下５ｏｏｔ、　　５Ｏｏｏ、モしてＳ　０２
３〜Ｓ　０２０．　　Ｓ　Ｏｓ、〜Ｓ　０３０が順次出
力される。

このようにメモリ配列１１０の右方向から出力され、か
つ第６図の出力反転回路５１２のＳ端子には、ＣＵ＝１
により“１“が入力されているため、カウンタ５１１の
反転値、即ちＸ方向のアドレスが減少する方向のアドレ
スデータ５１０となるため、水平方向の鏡像が得られる
ことになる。

なおりウンタ５１１のクロックＳＣは、第８図のビデオ
信号７１６出力のマルチプレクサ７１１゜７１２の選択
と同様にしてＶＡＳ信号によって駆動されることは前述
した通りである。

［垂直方向の鏡像を得る方法の説明コ 垂直方向の鏡像を′得るには、まず第８図においてＲＵ
傷信号“１”にする。これによりカウンタ７００の出力
が“０”のとき、マルチプレクサ７１１が選択され、入
力のＳＯ３゜かまず最初に選択されて出力される。次に
Ｓ　０３□〜５０３３の順に選択され、１０２４ビツト
が出力されると、次に５Ｏ２０〜Ｓｏ、３が出力される
。その後マルチプレクサ７１２が選択され、５ｏｌｏ〜
３０１３，５ＯＯＯ〜５ＯＯ３の順に選択されビデオ信
号７１６として出力される。またＲＡ傷信号出力反転回
路７０５によりカウンタ７００の増加に伴って減少する
ため、第６図のＹデコーダ５０１の出力はＤＹ２ｓｓ〜
ＤＹＯの順に出力され、垂直方向に下から上方向に読出
され、垂直方向の鏡像を得ることができる。

［回転図形を得る方法（第６図、第８図）コＸ、Ｙ方向
の変換について第６図、第８図をもとに説明する。

いまＸ／Ｙ信号を“１′にするとともにＣＵ信号を“１
”、ＲＵ傷信号“０”にする。まず最初カウンタ７００
の全出力ビットが“１”のときｔｓ＝１．ｔｘ＝１とな
る。次にカウンタ７００の出力が“０”になるとセレク
タ７０９の出力Ｚ。

ｚｂは“１１”、７１０の出力は“００″となる。従っ
てマルチプレクサ７１１が選択され、ＳＯ２゜が出力さ
れる。次にカウンタ７００が＋１され、ＱＯのみが“１
″になると、７０８の出力は１０”となりセレクタ７０
９の出力は°゛１０″、一方セレクタ７１０の出力は“
００°゛となる。

これによりマルチプレクサ７１１の５ｏ２ｏ入力が選択
されて、ビデオ信号７１６として出力される。次にカウ
ンタ７００の出力が“２”となるとマルチプレクサ７１
２が選択されて、Ｓｏｌ。が出力される。このようにし
てビデオ信号７１６の出カバターンはＳ　Ｏ３０，Ｓ　
Ｏ２０，Ｓ　Ｏｒｏ、　　Ｓ　Ｏａ。

・・・ＳＯ３，〜５Ｏｏｌ　・・・　５ｏ３２〜５Ｏｏ
２　・・・　５０３３〜５ＯＯ３の順に出力される。

第６図において、Ｘ／Ｙ＝１のため、セレクタ５０６が
選択され、フリップフロップ５０４よりのＹ方向のデー
タが出力される。このときセレクタ５０６のアドレス信
号５１０は、Ｕ／Ｄ信号（ＣＵ）が１″のため、ＶＡＳ
信号に同期して減少するため、Ｙ方向の減少方向のデー
タが出力され、９０度右回転した像が得られる。

同様にして、Ｘ／Ｙ＝１、ＲＵ＝１、ＣＵ＝０とすると
、Ｓ　Ｏａ３．　　Ｓ　Ｏ１３，Ｓ　Ｏ２３，Ｓ　Ｏ３
３゜−、Ｓ　Ｏｏ２〜Ｓ　０３２．　”、　Ｓ　００１
〜Ｓ　０３１．　”・Ｓｏｏ。〜Ｓ０３゜の順にビデオ
信号７１６に出力されるため、左回転の画像が得られる
。

［スクロールの説明］ 行方向のスクロールを行うには、第８図のＲＬＡにスク
ロールしたい数をセットし、フリップフロップ７１７に
セットする。これによりＲＡはＲＬＡの値から開始され
るため、出力されるビデオ信号７１６は行方向にスクロ
ールされたデータとなる。

次に列方向にスクロールするためには第６図のＣＡにス
クロール量に相当するデータをセットし、フリップフロ
ップ５１３にセットする。これによりアドレス信号５１
０はその値から開始されるため、列方向のスクロールが
行われる。いまここでＲＬＡ、ＣＡとも８ビツトとして
いるため、メモリ配列１１０の行列に対応する４行ある
いは４列車位のスクロールが可能となる。

以上述べた如く本実施例によれば、任意のアドレスでマ
トリクスデータを同時にアクセスできるため、メモリの
アクセス時間が短縮できるという効果がある。

又、メモリ空間におけるブロックのＢ！ｌＩ並びに回転
等が容易に実施できるという効果がある。

又更に本実施例によれば、行方向及び列方向のスクロー
ルが簡単に実施できる。

またディザマトリクス等に対応したビット列の並びかえ
等が実施できるため、データ圧縮等に極めて有効になる
という効果がある。

［発明の効果コ 以上述べた如く本発明によれば、例えば、ディザマトリ
ックス等に対応してアクセスデータのビット列の並び換
えが実施できるため、データ圧縮等の効率を高められる
という効果がある。

【図面の簡単な説明】

第１図は本実施例の画像メモリの構成を示すブロック図
、 第２図は本実施例の画像メモリとＣＰＵの接続を示す図
、 第３図はｘ、Ｘアドレス出力部とメモリの配列の構成を
示す図、 第４図はデータ変換部の構成を示す図、第５図はマスク
部の構成を示す図、 第６図はメモリ素子のブロック図、 第７図はメモリセルの構成図、 第８図はビデオ出力部の構成を示す図、第９図は画像メ
モリとピクセルの関係を示す図、 第１０図はディザマトリックスの濃度パターンの一例を
示す図、 第１１図（Ａ）は第１０図のパターンをビット配列で示
した図、 第１１図（Ｂ）（Ｃ）は本実施例のデータ変換部による
ビット配置の変換例を示す図である。 図中、１・・・画像メモリ、２・・・Ｘアドレス出力部
、３・・・Ｘアドレス出力部、４・・・データ変換部、
５・・・マスク部、６・・・ビデオ出力部、７・・・Ｃ
ＰＵ。 ８・・・レジスタ、１０ｏ・・・加算器、１０１・・・
セレクタ、１０２・・・メモリ素子、１０３・・・ロー
テート付双方向バッファ、１０７〜１０９・・・バッフ
ァ、１１３・・・ローテート付バッファ、５００．５０
１・・・デコーダ、５０２・・・メモリセル、５０３．
５０４・・・フリップフロップ、５０５．５０６・・・
マルチプレクサ、５１０・・・アドレス信号、５１１・
・・カウンタ、５１２．７０５．７０７．７０８・・・
出力反転回路、７０９．７１０・・・セレクタ、７１１
．７１２・・・マルチプレクサ、７１３．７１４・・・
エンコーダである。 特許出願人　　キャノン株式会社 第７１！Ｉ 第９図 第１１図　　（Ｂ）

Claims (3)

【特許請求の範囲】
1. （１）ｎ×ｍのマトリクス状に配置されたメモリ素子を
   備えたメモリ配列と、前記メモリ素子の行方向の位置に
   対応したアドレスを出力する第１のアドレス手段と、前
   記メモリ素子の列方向の位置に対応したアドレスを出力
   する第２のアドレス手段と、前記第１及び第２のアドレ
   ス手段によりアドレスされた前記メモリ配列にアクセス
   を行う入出力手段と、前記メモリ配列のアクセスデータ
   のビット配置を並び換えるビット位置変更手段とを備え
   たことを特徴とするメモリ回路。
2. （２）ビット位置変更手段はデイザパターンに対応して
   １または０のデータ列を長くするようにしたことを特徴
   とする特許請求の範囲第１項に記載のメモリ回路。
3. （３）ビット位置変更手段は同一のデイザパターンに対
   して１ワードのデータのＭＳＢから１のデータ列を長く
   する第１のビット配列手段と、１ワードのデータのＬＳ
   Ｂから１のデータ列を長くする第２のビット配列手段と
   を備え、前記第１及び第２のビット配列手段を交互に使
   用するようにしたことを特徴とする特許請求の範囲第２
   項に記載のメモリ回路。