JPS6354016A - フオ−ルトマスキング用採決回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルコンピュータの高信頼化技術に関
し、特にフォールトマスキング用採決回路に関する。

（従来の技術） 従来のこの種の採決（ｖｏｔｉｎｇ）回路は、機能モジ
ュールの故障に対して高いフォールトマスキング機能を
持っていたが、採決回路自身の故障に対するフォールト
マスキング機能はなく、全体の回路構成を小さく且つ簡
易とすることによって内蔵する論理ゲートの個数を少な
くシ、故障率を小さくして全体としての信頼度を上げて
いた。

従来の採決回路を第７図に示す。１は、図示しないＰ個
の機能モジュールからの各入力信号である。論理ゲート
７は、２Ｐ個の入力信号のうち「１」レベルがＰ個以上
あれば、出力信号を「１」レベルとし、逆に「１」レベ
ルがＰ個未満であれば出力信号５を「Ｏ」レベルとする
しきい値Ｐを予め設定した論理ゲートである。各モジュ
ールに対応して設けたスイッチ部２は、出力信号５と各
入力信号１とを機能モジュールごとに比較し、両者が一
致している時は、一対の出力のうち一方の出力２ａをｒ
ＯＪレベルとし、他方の出力２ｂを入力信号１と同じレ
ベルとし、逆（で出力信号５と各入力信号１とが一致し
なければ、２つの出力のうち一方の出力２ａを「１」レ
ベル、他方の出力２ｂをｒＯＪレベルとし本回路の外部
から図示しない再動作信号が入力するまでその状態を保
持する。

（発明が解決しようとする問題点） 上述した従来の採決回路は、故障率の比較的高い機能モ
ジュールに対して、冗長なモジュール数を増やし、多重
故障をマスキングできるように設計されているが、その
ためにしきい値論理ゲート回路が大きくなり、採決回路
自身の故障率が、マスキング結果の出力の信頼性向上を
妨げるという欠点がある。

本発明の目的は、このような欠点を解決し、耐故障性を
備えた信頼性の高い採決回路を提供することＫある。

（問題点を解決するための手段） 前記問題点を解決し、上記目的を達成するために本発明
が提供する手段は、複数の七ジュールの各処理結果信号
を入力し該処理結果信号の候補データの中から多数決に
よ多処理結果を採決し該採決した採決信号を出力する採
決手段と、故障状態か否かを自己診断して自己診断信号
を出力する自己診断手段とのそれぞれを備えた一対の論
理ゲートブロックと：該一対の論理ゲートブロックの各
自己診断信号を判別して正常動作する論理ゲートブロッ
クの採決信号を選択的に切換えて出力する切換回路部と
：該切換回路部の採決信号と前記各処理結果信号を比較
し該採決信号と一致しないモジュールの処理結果信号を
前記候補データから削除する削除手段とを設けたことを
特徴とする。

（実施例） 次に本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示したブロック図である
。複数のスイッチ部（削除手段）２のそれぞれは、第２
図に示すように、切換回路部６の出力（採決信号）５と
、図示しない各機能モジュールからの入力信号（処理結
果信号）１とを入力し、両者が一致している場合は、一
方の出力線２ａ＆で「０」を、他方の出力線２ｂには対
応する機能モジュールからの入力信号１をそのまま出力
する。又両者に不一致があると、一方の出力線２ａに「
１」を、他方の出力線２ｂには「Ｏ」を出力し、対応す
るモジュールの処理結果信号１を採決候補データから削
除する。また、この状態を再作動信号１１が入力するま
で保持する。セルフチェツキングしきい値論理ゲート３
と、そのスペア４は、各スイッチ部２から２個づつ合計
１４個の信号を入力し、それぞれ２線式符号に変換する
。

ここで論理ゲートブロック３，４は同一構成を有し、同
一動作を行なう。また、論理ゲートブロック３，４は、
セルフチェツキング機能を備え、自己診断信号を出力す
るとともに７個以上の入力信号１が「１」レベルなら出
力を「１」レベルとし、６個以下の入力信号１のみが「
１」レベルなら出力を「０」レベルにし、この各採決信
号３＆。

４ａを自己診断情報３ｂ、４ｂとともにスイッチ部６′
に送出する。スイッチ部６は、初期には論理ゲートブロ
ック３の出力をそのまま出力５として送出しているが論
理ゲートブロック３の自己診断信号を解読して該論理ゲ
ートブロック３が故障したことを判別すると、論理ゲー
トブロック４の出力を出力５として送出するように切換
が行なわれる。第３図は、論理ゲートブロック３，４の
それぞれに内蔵した２線式符号におけるＡＮＤゲート、
第４図は、論理ゲートブロック３，４のそれぞれに内蔵
した２線式符号におけるＮＯＴゲート、第５図は、論理
ゲートブロック３，４のそれぞれに内蔵した２線式符号
におけるＯＲゲートの回路構成図である。ただし、（ａ
ｌ　ｌ　ａｏ）、（ｂｅ　ｂｔ　）、（ｃｏ　、　ｃｔ
　）において、添数字（ｔ　、　、　’）は１１（、、
、）は０を意味するものとする。第６図はセルフチェツ
キングしきい値論理ゲートブロック３．４の最終段にお
いて２線式符号をチェックし故障が発生すれば１、正常
なら０を出力するチェツカ（自己診断手段）の回路図で
ある。セルフチェツキングしきい値論理ゲートブロック
３，４内の論理演算はすべて２線式で行なう。

（発明の効果） 以上説明したように本発明によれば、高信頼性のフォー
ルトマスキングが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した全体ブロック図、第
２図は、第１図のスイッチ部２の内部回路構成図、第３
図は２線式符号におけるＡＮＤゲートの回路図、第４図
は２線式符号におけるＮＯＴゲートの回路図、第・５図
は２線式符号におけるＯＲゲートの回路図、第６図は第
１図の論理ゲートブロック３，４の最終出力段における
チェッカ（自己診断手段）の回路図、第７図は従来例を
示したブαツク図である。 １・・・機能モジュールからの各入力（処理結果信号）
、２・・・スイッチ部、３，４・・・セルフチェツキン
グしきい値論理ゲートブロック、５・・・採決信号、６
・・・切換回路部。 代理人　弁理士　本　庄　伸　介 ５羽に７くイＳ号 第１図 １１１１仔中η４２号 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 複数のモジュールの各処理結果信号を入力し該処理結果
   信号の候補データの中から多数決により処理結果を採決
   し該採決した採決信号を出力する採決手段と、故障状態
   か否かを自己診断して自己診断信号を出力する自己診断
   手段とのそれぞれを備えた一対の論理ゲートブロックと
   ；該一対の論理ゲートブロックの各自己診断信号を判別
   して正常動作する論理ゲートブロックの採決信号を選択
   的に切換えて出力する切換回路部と；該切換回路部の採
   決信号と前記各処理結果信号を比較し該採決信号と一致
   しないモジュールの処理結果信号を前記候補データから
   削除する削除手段とを設けたことを特徴とするフオール
   トマスキング用採決回路。