JPS635556A - 半導体メモリ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ集積回路装置に関し、特にバイポ
ーラ・メモリ集積回路装置に関する。

〔従来の技術〕

バイポーラ・メモリ集積回路装置のメモリ・セルは通常
２個のバイポーラ・トランジスタのベースとコレクタ金
工いに交差接続するクリップ・７０ツブから成シ、この
マトリクス配置（以下セル・プレイという）によ）記憶
平面が構成される。

従って、これらのメモリ・セルは記憶平面上で個々に分
離されている必要がらシ、この九め半導体基板は常に回
路装置の最低電位全保持するように設定される。従来の
メモリ集積回路！Ｉｊｉによれば、この最低電位はセン
アレイの外部に設けられたコンタクト孔を介して与えら
れている。しかし、このようにしてもメモリ・セルの漏
れ電流全皆無とすることはできず微少ながらも常に漏れ
電流は存在するので、セル・プレイの中央部はこの漏れ
電流のために基板電位が浮くようになる。

すなわち、中央部位に最大値が存在し周辺に向かい順次
降下する山なシの電位分布が形成されるので、メモリ・
セル間の絶縁分離が不充分となシ易い。従って、大容量
のメモリ装ＷＬを構成する場合は、通常セル・アレイを
一つに大きくまとめることは避は複数個に分割するのが
普通である。

ここで、この中央部位の基板電位がどの位のものである
かを図面を用いて試算するとつぎの通シとなる。

第２図は従来バイポーラ・メモリ集積回路装置のセル・
アレイ基板の平面図で％６４ＫＲＡＭのメモリ・セル配
置を示すものである。

すなわち、セル・プレイ基板１０上には２　ｍ　Ｘ２ｍ
＜但しｍは１２８）個のメモリ・セルがマトリクス状に
配置されている。ここで、Ｇは中央部位におかれ几メモ
リ・セルを示してお夛、ま几、ＥおよびＦはこれを通る
直線上の端部に位置するメモリ・セルをそれぞれ示して
いる。−般にこの種のメモリ装置では基板の縁湘は最低
電位に設定されているのでメモリ・セルＥおよびＦ直下
の基板電位はそれぞれ０■でおる。

ところで、中央部位の基板電位Ｖ。Ｆｉ、メモリ・セル
１個当シの漏れ電流をｉｐ、基板抵抗をｒｐとすると、 の−般式で表わすことができる。ここで、ｎは中央部位
を横切る直線上の各部位に対応する位置変数である。

従って、メモリ・セル１個当）の漏れ電流ｉｐｔα１μ
人、基板抵抗ｒｐを２０００として計算すると、基板電
位Ｖ。の大きさは、 ＝１６２．６　（ｍＶ） となる。すなわち、中央部位に１６２ＪｍＶの最高値を
もち、縁端のＯＶに向かい順次降下する山なシの電位分
布がメモリ・セルからの漏れ電流に二って形成されるの
で、セル・アレイ基板１個ａｆｆの大きさは自ずと制約
される。

〔発明が解決しようとする問題点〕

しかしながら、セル・プレイを複数個に分割すると、そ
れぞれについての制御回路が必要とな夛制御系が複雑と
なるばかプでなく、メモリ装置そのものが大型化するの
で、出来得れば分割数が少ないことが望ましい。

本発明の目的は、上記の情況に鑑み、メモリ・セルの漏
れ電流によるセル・プレイ基板電位の浮きに基因して生
ずるメモリ・セル間の絶縁分離上の問題点を解決し之バ
イポーラ・メモリ半導体集積回路装ｆを提供することで
ある。

〔問題点を解決する交めの手段〕

本発明の半導体メモリ集積回路装置はメモリ・セルがそ
れぞれ２個のバイポーラ・トランジスタのベースとコレ
クタを互いに交差接続するフリップ・７０ツブから成る
バイポーラ・メモリ集積回路装置において、前記メモリ
・モルのセル・アレイ基板がコアタクト孔および配線導
体’に：ｆｆＬ前記メモリ集積回路装置の最低電位電源
線にｌセル・プレイ内で接続されていることを含む。

すなわち、メモリ・アレイ基板の例えば中央部位にはコ
ツタフ孔が設けられ、配線導体全通って最低電位電源線
のＯｖ電位に接続される。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示すセル・アレイ基板の平
面図である。本実施例では従来と同じく２ｍＸ２ｍ（、
’、２５６Ｘ２５６）個、すなわち、６４ＫＢ、ＡＭの
セル・アレイに実施した場合が示され、セル・アレイ基
板１０と、６４に個のメモリ・セルと、セル・プレイ基
板１０の中央部位２でこの基板１０とコンタクトする配
線導体３と、この配線導体３と接続する最低電位電源線
４とを含む。ここで、Ａ、Ｂ、Ｃ，Ｄは配線導体３に沿
って配列される特定位置のメモリ・セル全それぞれ表わ
している。

すなわち、Ａ、Ｂ、Ｃ，Ｄはこの直麿上の′″１″。

＠２ｍ”、＠ｌ／２ｍ″および＠３　／　２　ｍ　”の
位置にそれぞれ配されたメモリ・セルである。

本実施例によると、セル・プレイ基板１０の中央部位２
の基板電位はＯＶに設定され、ま几、従来同様メモリ・
セル人およびＢ直下の基板電位もまたＯｖに在る。従っ
て、第２図の手法に従ってメモリ・セルＣおよびＤ直下
の基板電位■。およびＶＤをそれぞれ計算すると、両者
は全く同一電位でつぎの一般式で記述し得る。

ここで、従来と同様にメモリ・セル１個当シの漏れ電流
ｉｐを　０．１　ｐ　Ａ　、基板抵抗ｒ　ｐ　ｆ　２０
０Ωとすると。

を得る。

すなわち１本実施例によればセル・アレイ基板１０の基
板電位分布は中央部位および縁端がそれぞれ最低電位（
ＯＶ）に保持され几２山分布のものとなシ、その最高電
位も従来の１／４に低減される。

第３・図は本発明におけるセル・アレイ基板の漏れ電流
による基板電位の一例を示す分布図で、上記実施例によ
るものを従来との比較において示したものである。ここ
でＶ、はセル・アレイ基板上の電位値である。第３図か
らも明らかなように本実施例による本発明の電位分布曲
線ａは最高４０．３２ｍＶの２山分布を示しておシ、従
来の最高１６２．６ｍＶの山な多曲線すに比較して格段
に低減される。

以上の説明では一次元の場合のみを示したが、２次元に
おいても同様であシ、また、最低電位コンタクトをセル
・アレイ基板上に複数個設け〆ることによって、更に大
きな効果音あげることができる。この際、最低電位コン
タクトの大きさはメモリセルの１／４程度であるので、
セル・プレイ基板の面積増加率はきわめて僅かなもので
ある。

〔発明の効果〕

以上詳細に説明し之ように１本発明によｔばセル・アレ
イ基板の面積をほとんど増加させることなくメモリ・セ
ルの漏れ電流による基板電位の浮きあがシを効果的に低
減し得るので、セル・アレイ基板１個当りの大きさを従
来より大きく設定することができ従来より少ないセル・
アレイ基板数で大容量のメモリ装置ｔ−構成し得る効果
１有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すセル・アレイ基板の平
面図、第２図は従来バイポーラ・メモリ集積回路装置の
セル・プレイ基板の平面図、第３図は本発明におけるセ
ル・プレイ基板の漏れ電流による基板電位の一例を示す
分布図である。 １０・・・・・・セル・アレイ基板、２・・・・・・基
板コアタクト孔、３・・・・・・配線導体、４・・・・
・・最低電位電源線、Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ・・・・
・・メモリセル、ａ・・・・・・本発明によるメモリ・
プレイ基板の電位分布曲線、ｂ・・・・・・従来メモリ
・セル基板の電位分布曲線Ｊｔ・・・・・・セル・アレ
イ基板上の電位値。 ｆＯ−−−１；ｔ−７しイＡＬ木ξ　　　　　　ＡｔＢ
、ｃ、ｖ−ｉｅす、ｈノｂｚ−３し沖し＝Ｆシタ７Ｊ、
Ｌ ３−配痔添体 ４−拍■ｎ遣厘線

Claims (1)

【特許請求の範囲】
1. メモリ・セルがそれぞれ２個のバイポーラ・トランジス
   タのベースとコレクタを互いに交差接続するフリップ・
   フロップから成るバイポーラ・メモリ集積回路装置にお
   いて、前記メモリ・セルのアレイ基板がコンタクト孔お
   よび配線導体を介し前記メモリ集積回路装置の最低電位
   電源線にセル・アレイ内で接続されていることを特徴と
   する半導体メモリ集積回路装置。