JPS6355653A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＰＵと外部記憶装置あるいは外部入出力装置
間のデータ転送を行なうデータ転送装置に係り，特に低
速なＣＰＵで高速なデータ転送を要求される情報処理シ
ステムにおいて好適にデータ転送を行なうことができる
データ転送装置に関する。

〔従来の技術〕

従来のデータ転送装置は、ｃｐｕの処理速度が外部記憶
装置あるいは外部入出力装置のデータ転送速度に追いつ
かない場合にはＤＭＡ制御回路を用い、ＣＰＵを介さず
にデータ転送を行っていた。

この種の装置として関連するものには，例えば一回の転
送動作で２バイトのデータ転送を行う特開昭５８−２０
１１２４号公報，同５９−９０１３１号公報および同５
９−１００９３１号公報等に記載のデータ転送装置が挙
げられる。

なお、従来からＣ−ＰＵをいったん停止するなどして、
ＣＰＵの内部メモリと外部記憶装置あるいは外部入出力
装置間で直接にデータ転送をするＤＭＡ＠能を持ったコ
ンピュータはあった。

〔発明が解決しようとする問題点〕

上記従来技術は、ＣＰＵをいったん停止するなどして、
ＣＰＵの内部メモリと外部記憶装置あるいは外部入出力
装置間で直接にデータ転送をするＤＭＡ機能を持たない
コンピュータにおいては、データ転送装置に大型で高価
なりＭＡ制御回路を要し、この結果、データ転送装置が
大型かつ高価になるという問題があった。

本発明の目的は、大型で高価なりＭＡ制御回路を用いる
ことなく、またＣＰＵを停止せずに、低速なＣＰＵで高
速なデータ転送が要求される場合にも、該要求に応する
ことのできるデータ転送装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、データ転送装置を、バッファメモリと、Ｃ
ＰＵが該バッファメモリをアクセスする際に発生するア
ドレス信号およびアクセスタイミング信号をもとにバッ
ファメモリ上の重復しない２つ以上゛のアドレス信号お
よびデータ送受信タイミング信号を発生するアドレス発
生回路と、ＣＰＵが１バイトのデータを該バッファメモ
リに対して送受信する動作で外部記憶装置あるいは外部
入出力装置のいずれか一方（以下、外部装置という）と
前記送受信タイミング信号に応じて２バイト以上のデー
タを送受信する通信回路とで構成するようにし、ＣＰＵ
のバッファメモリに対する１回の送受信動作を外部装置
とバッファメモリ間の２回以上の送受信動作に変換する
ことにより、達成される。

〔作　用〕

外部装置からのデータの読み出しの場合は、ＣＰＵがバ
ッファメモリの１バイトを読み出す際に、通信回路はア
ドレス発生回路からのデータ送受信タイミング信号に応
じて外部装置から１バイトのデー、夕を受信し該データ
をＣＰＵ及びバッファメモリへと送る。このときアドレ
ス発生回路はＣＰＵがアクセスしたバッファメモリのア
ドレスと同じアドレスを発生している。続いてアドレス
発生回路はＣＰＵの発生したアドレスをもとに該アドレ
スと重復しない第２のアドレスを生成する。このとき通
信回路は第２のデータ送受信タイミング信号に応じて外
部装置から第２のバイトのデータを受信し該データをバ
ッファメモリ上の第２のアドレスへ書き込む。ＣＰＵの
１回の読み出し動作で３バイト以上のデータを受信する
場合は同様にして、第３のバイト以降のデータをバッフ
ァメモリ上の重復しないアドレスへ転送する。続いてＣ
ＰＵが２回目以降の読み出し動作を行う際には、ＣＰＵ
はアドレス発生回路を介して重復しないバッファメモリ
上のアドレスをアクセスすると共に。

アドレス発生回路はこれらのアドレスに対応したデータ
送受信タイミング信号を通信回路へ送出することによっ
て、順次データがバッファメモリ上に読み込まれる。こ
のようにして、転送動作が終了すると、その後、ＣＰＵ
は再びバッファメモリをアクセスして、転送データの全
てその内部メモリに得るようにする。

外部装置にデータを送出する場合は、ＣＰＵは送出する
データの一部を予めバッファメモリの所定のアドレスに
書き込んでおく。その後、ＣＰＵはバッファメモリへ前
記予め書き込んだデータ以外のデータを順次書き込む。

このとき、ＣＰＵはバッファメモリの先頭から連続した
アドレスを順次アゲセスする。以上の動作によって前記
読み込みの場合と同様に外部装置へデータを送出するこ
とかできる。すなわち、ＣＰＵの１回目のアクセスによ
って、バッファメモリの第１のアドレスに第１のバイト
のデータを書き込むと、通信回路は外部装置へ該データ
を転送する。このデータ転送後、アドレス発生回路はバ
ッファメモリの第２のアドレス以降のアドレス信号を発
生し、予め書き込まれている第２のバイト以降のデータ
を通信回路を介して外部装置へ転送する。続いてＣＰＵ
の２回目以降のアクセスによって、バッフアルメモリの
重複しない所定のアドレスにデータが書き込まれると、
これと同時に該データは通信回路を介して外部装置へ転
送される。また、このＣＰＵのアクセスの度毎に、その
後アドレス発生回路から送出それるアドレス信号とデー
タ送受信タイミング信号に応じて予めバッファメモリに
書き込みれたデータが順次通信回路を介して外部装置へ
送出される。これによりＣＰＵの内部メモリのデータは
正しく全て外部装置へ転送されることになる。

〔実施例〕

以下、本発明を図面を用いて説明する。第１図は本発明
の一実施例を示すブロック図である。

第１図において、ＣＰＵ５はデータ転送装置１を介して
外部装置６とのデータ送受信を行う。データ転送装置１
は、バッファメモリ２．アドレス発生回路３２通信回路
４から構成されている。

本実施例によって、ＣＰＵ５の１回のデータ読み出し動
作により外部装置６から２バイトのデータを読み出す場
合について以下に説明する。

ＣＰＵ５は、まず通信回路４を介して外部装置６にデー
タ読み出し要求を行う。外部装置６がデータ読み出し可
能となった時点で、ＣＰＵ５は通信回路４を読み込みモ
ードに設定する。続いてＣＰＵ５はバッファメモリ２の
第１バイト目をアクセスする６アドレス発生回路３はＣ
ＰＵ５の第１バイト目のアクセスに応じて該ＣＰＵ５か
ら供給されるアドレス信号およびアクセスタイミング信
号に基づいてバッファメモリ２の第１バイト目のアドレ
ス信号と通信回路４へ送出するデータ送受信タイミング
信号を発生する。前記データ送受信タイミング信号に応
じて通信回路４は、外部装置６から受信した第１バイト
目のデータをＣＰＵ５に送ると共に、バッファメモリ２
の第１バイト目のアドレスに書き込む。この第１バイト
目のデータの書き込みが終了すると、アドレス発生回路
３はバッファメモリ２の第２バイト目のアドレス信号を
発生すると共に、第２のデータ送受信タイミング信号を
通信回路４へ送出する。これにより通信回路４は外部袋
＠６より第２バイト目のデータを受信し、該データをバ
ッファメモリ２の第２バイト目のアドレスに書き込む。

以上のようにして、ＣＰＵ５のバッファメモリ２に対す
る第２．第３．・・・第ｎバイト目の順次アクセスに応
じて、通信回路４は第３．第４．第５゜第６．・・・第
２ｎ−１，第２ｎバイト目のデータを外部装置６から受
信して、バッファメモリ２の第３、第４．第５．第６．
・・・第２　ｎ”−１ｐ第２ｎバイト目のアドレスに順
次書き込む。この間、ＣＰＵ５は１つおきのデータ（第
１．第３．第５．・・・第２ｎ−１バイト目のデータ）
を受信する。

その後、ＣＰＵ５は完全なデータを得るために、アドレ
ス発生回路３を介さずにバッファメモリ２の偶数バイト
のアドレスを直接アクセスするにこで、アドレス発生回
路３について、第２図。

第３図を用いて更に説明を加える。第２図はアドレス発
生回路３の一具体例を示す回路図である。

アドレス発生回路３は、アドレスランチ７、Ｓ−Ｒフリ
ップフロップ８．シフトレジスタ９．アンド回路１０が
ら構成されている。なお、本実施例では、ＣＰＵ５のア
ドレス空間上にバッフアメモリ２ｎバイト分（バッファ
メモリ２のメモリ容量の１７２）のアドレスが配置され
ている。

以下、アドレス発生回路３の動作を第３図を用いて説明
する。

ＣＰＵ５がバッファメモリ２の第ｎバイト目（ｉ＝＝１
．２’、・・・ｎ）のアドレスをアクセスすると、アド
レスラッチ７はＣＰＵ５からの第ｎバイト目のアドレス
信号（Ａ、〜ＡＮ）をＣＰＵ５からのアクセスタイミン
グ信号によってラッチする。

第３図の（２）、（３）は、ＣＰＵ５からのアクセスタ
イミング信号とアドレス信号とのタイミング関係を示す
。

この時、Ｓ−Ｒフリップフロップ８はＣＰＵ５からのア
クセスタイミング信号によってリセットされ、この為に
１１０　Ｉ＋を出力する。アドレス発生回路３は、Ｓ−
Ｒフリップフロップ８の出力をアドレスの最下位ビット
出力Ａ′。とじ、その上位にアドレスラッチ７の出力（
Ａ′、〜Ａ＝Ｎ÷１）を配している。したがって、この
最下位ビット出力Ａ′。が“０”の場合には一’ＣＰＵ
５の発生するアドレスがＹであった場合、アドレス発生
回路３は２ｙのアドレスを発生する。すなわち、アドレ
ス発生回路３は、バッファメモリ２上の第２１−１バイ
ト目のアドレスを指定する。第３図の（５）は、アドレ
ス発生回路３のアドレス出力を示している。

又、ＣＰＵ５からのアクセスタイミング信号は。

ＣＰＵ５のクロックによってシフトレジスタ９にラッチ
される。ＣＰＵ５からのアクセスタイミング信号がＣＰ
Ｕ５のクロックのにクロック分であれば、シフトレジス
タ９出力は、アクセスタイミング信号を（ｋ＋１）クロ
ック分遅延した信号（クロック遅延信号）となる。第３
図の（１）はＣＰＵ５のクロックを示している０本実施
例では、第３図の（１）、（２）から明らかなように、
アクセスタイミング信号がＣＰＵ５の２クロック分ある
ので、前記クロック遅延信号は、アクセスタイミング信
号を３クロック分遅延した信号となる。このクロック遅
延信号とＣＰＵ５のアクセスタイミング信号はアンド回
路１０に供給される。これによりアンド回路１０は、第
３図の（４）に示すようなデータ送受信タイミング信号
を発生する。なお。

ＣＰＵ５からのアクセスタイミング信号は“０”アクテ
ィブであるので、アンド回路１ｏは１１０　＄ルベルの
アクセスタイミング信号および゛′０″レベルのクロッ
ク遅延信号をオア回路と同様に出力できる。

ところで、本実施例では、シフトレジスタ９がら“０″
レベルのクロック遅延信号が出方されると。

この信号に応じてＳ−Ｒフリップフロップ８はセットさ
れ、最下位ビット出力Ａ′。とじて″１″′を出力する
。したがって、この場合には、アドレス発生回路３は２
Ｙ＋１のアドレスを発生する。すなわち、アドレス発生
回路３は、バッファメモリ２上の第２１バイト目のアド
レスを出力する。

以上の動作説明から明らかなように、アドレス発生回路
３は、ＣＰＵ５の１回のデータ読み出し動作で２回のデ
ータ送受信タイミング信号を発生し、また重ならない２
つのアドレス、すなわち２Ｙ、２Ｙ＋１を発生する。

この結果、本実施例によれば、ＣＰＵ５の１回の読み出
し動作で２バイトのデータを外部装置６からバッファメ
モリ２へ取り込むことができるので、見かけの転送速度
が２倍になる。すなわち、本実施例によれば、連続して
高速にデータを読み出すことが必要な外部装置６を、大
型で高価なりＭＡ制御回路を用いることなく、低速なＣ
ＰＵ５でも利用でき、この為に情報処理システムの小型
・低価格化を図ることができる。

又１本実施例におい工は、ＣＰＵ５はリアルタイムで１
バイトおき（奇数バイト目）のデータを受信しているの
で、例えば該受信データが画像データの場合には、１バ
イトおきに間引いたデータを表示することができる。す
なわち本実施例によれば、容易かつ高速に１／２の縮尺
画像データを得ることができる。

次に、ＣＰＵ５の内部メモリから外部装置６ヘデータを
送出する場合について、第１図を用いて説明する。

ＣＰＵ５は送出するデータを予めバッファメモリ２へ書
き込む、この場合、全てのデータを書き込む必要はなく
、偶数バイト目のデータのみをバッファメモリ２の偶数
バイトのアドレスに書き込むだけでよい、続いて、ＣＰ
Ｕ５は通信回路４を稼動させ、その後、バッファメモリ
２に対し奇数バイト目のデータを順次書き込む動作を開
始する。

なお、この書き込み動作においてＣＰＵ５自身のアクセ
スするアドレスは、バッファメモリ２の先頭から連続し
たアドレスである。この点は、前記したバッファメモリ
２へのデータの読み込み動作時と同様である。

以上のＣＰＵ５の書き込み動作により、前記読み込みの
場合と同様に、アドレス発生回路３からアドレス信号と
データ送受信タイミング信号が出力されるので、データ
の送出がなされる。すなわち、ＣＰＵ５が第１バイト目
のデータをバッファメモリ２に書き込むと、通信回路４
は外部装置６へ該データを転送する。この転送動作が終
了すると、アドレス発生回路３はバッファメモリ２の第
２バイト目のデータのアドレスを発生する。この結果、
バッファメモリ２に予め書き込まれていた第２バイト目
のデータは、通信回路４を介して外部装置６へ転送され
る。以下、同様にして、第３゜第４．第５．第６．第７
．第８・・・第２ｎ−１，第２ｎバイト目のデータが通
信回路４を経て外部装置６へ送出される。すなわち、全
てのデータが順番通りに外部装置６へ送出されることに
なる。

したがって、本実施例によれば、ＣＰＵ５の１回の書き
込み動作で２バイトのデータを外部装置６へ送出できる
ので、前記した読み込みの場合と同様に、見かけの転送
速度が２倍になる。すなわち、本実施例によれば、連続
して高速にデータを送ることが必要な外部装置６を、大
型で高価なりＭＡ制御回路を用いることなく、低速なＣ
ＰＵ５でも利用でき、この為に、前記読み込みの場合と
共に、情報処理システムの小型・低価格化を図ることが
できる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、大型
で高価なりＭＡ制御回路を用いることなく、低速なＣＰ
Ｕで高速なデータ転送を行なうことができるので、デー
タ転送装置の小型かつ低価格化が図れるばかりでなく、
情報処理システムの小型・低価格化をも実現できる効果
がある。

また１本発明によれば、ＣＰＵがリアルタイムで受は取
るデータは、完全なデータから数バイトおきに抜きとっ
た形となっているので、例えば該データが画像情報であ
れば、このとびとびのデータをそのまま表示することに
よって、縮小された画像を作成できる効果がある。

なお、本発明では、要求される転送速度がｃｐＵで実現
し得る速度の２倍であれば１回のＣＰＵ動作で２バイト
の送受信を行ない、３倍であれば３バイトの送受信を行
なうというように、要求される転送速度に応じて１回の
ＣＰＵ動作で送受信するバイト数を増やして行けば高速
な情報処理システムに対応することができる。しかし、
１回のＣＰＵ動作で送受信できる最大のバイト数は、Ｃ
ＰＵが実現し得る最小転送周期内に送受信を終了できる
数に制限する必要がある６すなわち、１回のＣＰＵ動作
で行なわ九る複数バイトの送受信動作は、次の送受信に
係わるＣＰＵ動作の前に終了している必要がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のアドレス発生回路の一具体例を示す回路図、第３図
は第２図の動作を説明する為のタイミングチャートであ
る。 １・・・データ転送装置、２・・・バッファメモリ。 ３・・・アドレス発生回路、４・・・通信回路、５・・
・ＣＰＵ、６・・・外部装置。 代理人弁理士　小　川　勝　男に） 叉 躬１図 Ｓ；：、− ヅ

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵと外部装置との間でデータ転送を行なうデ
   ータ転送装置において、前記ＣＰＵの１バイト分のアク
   セスタイミング信号およびアドレス信号に基づいて、２
   バイト分以上のデータ送受信タイミング信号、および重
   複しない２バイト分以上のアドレス信号を発生するアド
   レス発生回路と、前記データ送受信タイミング信号に従
   って、前記外部装置と２バイト分以上のデータの送受信
   を行なう通信回路と、前記通信回路の送受信するデータ
   を前記アドレス発生回路の発生するアドレス信号に応じ
   て書き込み・読み出すバッファメモリとを具備したこと
   を特徴とするデータ転送装置。
2. （２）前記外部装置は、外部記憶装置および外部入出力
   装置のいずれか一方であることを特徴とする前記特許請
   求の範囲第１項記載のデータ転送装置。