JPS635574A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JPS635574A JPS635574A JP61148951A JP14895186A JPS635574A JP S635574 A JPS635574 A JP S635574A JP 61148951 A JP61148951 A JP 61148951A JP 14895186 A JP14895186 A JP 14895186A JP S635574 A JPS635574 A JP S635574A
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- semiconductor device
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- Withdrawn
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
Landscapes
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発、明はダイオード、トランジスタ等のプレナー聾半
導体装置の高耐圧化に関するものである。プレナー型半
導体装置は半導体基体表面に露出する主Ｐ−Ｎ接合をシ
リコン酸化膜（以下Ｓｉｎ、）等で被覆され安定化がは
かられているか係るＳｉｎ、を保護膜とする高耐圧製品
は８ ｉ Ｓ ｉ Ｏ＊界面での固定電荷や膜中のイ
オンが正電荷のため、特にＮｕシリコンウーハ−では表
面の空乏層が広がりにく値電界強度になるため、高耐圧
を阻止する要因となっている。
導体装置の高耐圧化に関するものである。プレナー型半
導体装置は半導体基体表面に露出する主Ｐ−Ｎ接合をシ
リコン酸化膜（以下Ｓｉｎ、）等で被覆され安定化がは
かられているか係るＳｉｎ、を保護膜とする高耐圧製品
は８ ｉ Ｓ ｉ Ｏ＊界面での固定電荷や膜中のイ
オンが正電荷のため、特にＮｕシリコンウーハ−では表
面の空乏層が広がりにく値電界強度になるため、高耐圧
を阻止する要因となっている。
このため、従来所謂ガードリング構造式はフィールドプ
レート構造により電界強度を緩和し、高耐圧化をはかる
方法が採用されている。しかし乍ら係る構造によっても
その耐圧はせいぜい理論値の７０％乃至８０％であり十
分でない。
レート構造により電界強度を緩和し、高耐圧化をはかる
方法が採用されている。しかし乍ら係る構造によっても
その耐圧はせいぜい理論値の７０％乃至８０％であり十
分でない。
そこで理論値に近づけるべく、例えばガードリング接合
（環状領域）を増すと耐圧部直積が増し、チップサイズ
がより大きくなり、チップのコスト高となる難点がある
。本発明は係る欠点を解消し、経済的にして高耐圧のプ
レナー型半導体装置を提供するもので、８ｉＱ、膜を保
護膜としている製品が共通Ｋかかえている膜中、界面電
荷を正から負にすることＫよって高耐圧化を可能にした
ものである。第１図は本発明の一実施例を示す概略断面
図で図中１は高抵抗Ｎ型シリコン基体、２は２塁領域で
該基体１と共ＫＰ−Ｎ接寵プレナー）夢を形成する。３
はＮｕ領領域チャンネルストッパ）、４は高濃度Ｎ壁層
（オーミック領域）、５はＳｉｎ、膜（保Ｗｋ膜）、６
．７は電極、８は空乏層である。
（環状領域）を増すと耐圧部直積が増し、チップサイズ
がより大きくなり、チップのコスト高となる難点がある
。本発明は係る欠点を解消し、経済的にして高耐圧のプ
レナー型半導体装置を提供するもので、８ｉＱ、膜を保
護膜としている製品が共通Ｋかかえている膜中、界面電
荷を正から負にすることＫよって高耐圧化を可能にした
ものである。第１図は本発明の一実施例を示す概略断面
図で図中１は高抵抗Ｎ型シリコン基体、２は２塁領域で
該基体１と共ＫＰ−Ｎ接寵プレナー）夢を形成する。３
はＮｕ領領域チャンネルストッパ）、４は高濃度Ｎ壁層
（オーミック領域）、５はＳｉｎ、膜（保Ｗｋ膜）、６
．７は電極、８は空乏層である。
係る構造において、本発明は周知の白金（Ｐｔ）をＮ型
層（４）側もしくはＳｉｎ、表面側から拡散せしめて該
８ ｉ ０１ （５１とシリコン基体２の境界面付近に
導入せしめることくより、該界面の電荷が正から負に変
化し、これＫより大巾な高耐圧王化が可能であることが
確認できた。即ち第２図は白金拡散温度Ｔ（”Ｃ）と界
面の電荷１ｔ（Ｑｓｓ／ｑ ）の関係を示す特性図で該
電荷量は白金拡散温度が高くなるに従い、より負に変化
することを示している。−方、白金は温度によりシリコ
ン中への拡散速度が異り、温度が上昇す条程速くなる。
層（４）側もしくはＳｉｎ、表面側から拡散せしめて該
８ ｉ ０１ （５１とシリコン基体２の境界面付近に
導入せしめることくより、該界面の電荷が正から負に変
化し、これＫより大巾な高耐圧王化が可能であることが
確認できた。即ち第２図は白金拡散温度Ｔ（”Ｃ）と界
面の電荷１ｔ（Ｑｓｓ／ｑ ）の関係を示す特性図で該
電荷量は白金拡散温度が高くなるに従い、より負に変化
することを示している。−方、白金は温度によりシリコ
ン中への拡散速度が異り、温度が上昇す条程速くなる。
このことは第２図において、温度が高い程８ ｉ ０
＊とシリコン基体界面に到達する白金量が多いことを示
す。又、第３図は電荷量と耐圧（ＶｃｍＯ）（）ランジ
スタの場合）の関係を示す特性図で図すら明らかなよう
に負（ｅ）電荷量が多くなればなるほどｖＥ’ｊｔ８が
大きくなることが明らかになった。又、白金拡散温度（
白金拡散量）をコントロールすることにより、８１Ｓｉ
Ｏ＊界面電荷をコントロールできることを示している。
＊とシリコン基体界面に到達する白金量が多いことを示
す。又、第３図は電荷量と耐圧（ＶｃｍＯ）（）ランジ
スタの場合）の関係を示す特性図で図すら明らかなよう
に負（ｅ）電荷量が多くなればなるほどｖＥ’ｊｔ８が
大きくなることが明らかになった。又、白金拡散温度（
白金拡散量）をコントロールすることにより、８１Ｓｉ
Ｏ＊界面電荷をコントロールできることを示している。
因みに第１表は白金拡散温度を各種変化させた時の特性
測定結果を示すもので、ｐｔ拡散温度が７００℃以下で
は耐圧（ｖＣＢＯ）はｐｔ拡散のない場合とほぼ同じで
効果はあまり期待できない。このことは界面に殆んど白
金が存在しないことを示す。
測定結果を示すもので、ｐｔ拡散温度が７００℃以下で
は耐圧（ｖＣＢＯ）はｐｔ拡散のない場合とほぼ同じで
効果はあまり期待できない。このことは界面に殆んど白
金が存在しないことを示す。
又、８４０℃ではもれ電流（工ＣＢＯ）が増加し、１０
０ｘ人での耐圧は減少する。つまり界面での白金の量は
拡散温度でとらえると７００℃乃至８４０℃が好適であ
る。次に第４図は本発明の他の実施例図でガードリング
９をあらたに設けた例を示す。この構造によればガード
リング効果と相俟って更に高圧化が可能である。
０ｘ人での耐圧は減少する。つまり界面での白金の量は
拡散温度でとらえると７００℃乃至８４０℃が好適であ
る。次に第４図は本発明の他の実施例図でガードリング
９をあらたに設けた例を示す。この構造によればガード
リング効果と相俟って更に高圧化が可能である。
なお、本発明は下地が８ｉ０．膜であればその上に外部
イオン防止や膜中イオンのゲッタリング作用のあふ、Ｐ
１９Ｇ膜、８１３Ｎ＋膜などをもうけた場合も同様な効
果がある。以上の説明から明らかなように本発明によれ
ば、従来不可能であった理論耐圧の９０％程度まで高耐
圧化が出来る。このため本発明は：高耐圧ダイオード高
耐圧トランジスタ、高耐圧ＭＯ８ＦＥＴ、 高耐圧サイ
リスタなどの高耐圧半導体製品に利用出来る等実用上の
効果は大きい。
イオン防止や膜中イオンのゲッタリング作用のあふ、Ｐ
１９Ｇ膜、８１３Ｎ＋膜などをもうけた場合も同様な効
果がある。以上の説明から明らかなように本発明によれ
ば、従来不可能であった理論耐圧の９０％程度まで高耐
圧化が出来る。このため本発明は：高耐圧ダイオード高
耐圧トランジスタ、高耐圧ＭＯ８ＦＥＴ、 高耐圧サイ
リスタなどの高耐圧半導体製品に利用出来る等実用上の
効果は大きい。
第１図は本発明の一実施例構造図、第２図、第３図は特
性説明図、第４図は本発明の他の実施例構造図である０
図において１はシリコン基体、２はＰ型領域、３はＮ型
領域、４はＮ型層５はシリコン酸化膜、６．７は電極、
８は空乏層、９はガードリング、ＪはＰ−Ｎ接合である
。 特許出願人 新電元工業株式会社 包Ｅｓへ（Ｘ １０”） １／ＣＢＯ（ｄ １ωμＡ）
性説明図、第４図は本発明の他の実施例構造図である０
図において１はシリコン基体、２はＰ型領域、３はＮ型
領域、４はＮ型層５はシリコン酸化膜、６．７は電極、
８は空乏層、９はガードリング、ＪはＰ−Ｎ接合である
。 特許出願人 新電元工業株式会社 包Ｅｓへ（Ｘ １０”） １／ＣＢＯ（ｄ １ωμＡ）
Claims (1)
- Ｎ型シリコン半導体基体表面に露出するＰ−Ｎ接合を二
酸化硅素膜で被覆した半導体装置において、少くとも前
記基体表面と二酸化硅素膜の界面近傍に白金を導入せし
めたことを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148951A JPS635574A (ja) | 1986-06-25 | 1986-06-25 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148951A JPS635574A (ja) | 1986-06-25 | 1986-06-25 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635574A true JPS635574A (ja) | 1988-01-11 |
Family
ID=15464301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148951A Withdrawn JPS635574A (ja) | 1986-06-25 | 1986-06-25 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343067A (en) * | 1987-02-26 | 1994-08-30 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502478A (ja) * | 1973-05-08 | 1975-01-11 |
-
1986
- 1986-06-25 JP JP61148951A patent/JPS635574A/ja not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502478A (ja) * | 1973-05-08 | 1975-01-11 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343067A (en) * | 1987-02-26 | 1994-08-30 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |