JPS635575A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS635575A JPS635575A JP61148952A JP14895286A JPS635575A JP S635575 A JPS635575 A JP S635575A JP 61148952 A JP61148952 A JP 61148952A JP 14895286 A JP14895286 A JP 14895286A JP S635575 A JPS635575 A JP S635575A
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
Landscapes
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダイオード、トランジスタ等のブレナー型半導
体装置の高耐圧高信頼性化に関するものである。プレナ
ー型半導体装置は半導体基体表面に露出する主Ｐ−Ｎ接
合をシリコン酸化膜Ｃ以下５ｉｆｔ）等で被覆され、安
定化がはかられているが係るＳ ｒ Ｏｔを保護膜とす
る高耐圧製品は、Ｓ ｉＳ ｉＯ＊界面での固定電荷や
膜中のイオンか正イオンをもつため、特にＰ型シリコン
ウーハ−では表面が反転し、高耐圧、高使傾度化が困難
であった。このため従来５ＩＰＯ８など負イオンをもっ
た膜を保護膜として製造されている。ところが５ＩＰＯ
８は高価な設備や工程が複雑となるため、高コストにな
る問題がある。本発明は係る欠点を解消し、経済的にし
て高耐圧高信頼性のブレナー型半導体装置を提供するも
ので、５ｉｎｓ膜を保護膜としている製品が共通にかか
えている膜中、界面１衛を正から負にすることによって
高耐圧高信頼性化を可能にしたものである。第１図は本
発明の一実施例を示す概略断面図で図中１は高抵抗Ｐ型
シリコン基体、２はＮ型領域で該基体１と共にＰ−Ｎ接
合Ｊ（ブレナー）ｉ−を形成する。３はＰ型領域（チャ
ンネルストッパ）、４は高濃度Ｐ型層（オーミック領域
）、５はＳｉｎ、膜（保護膜）、６．７は電極、８は空
乏１層である。
体装置の高耐圧高信頼性化に関するものである。プレナ
ー型半導体装置は半導体基体表面に露出する主Ｐ−Ｎ接
合をシリコン酸化膜Ｃ以下５ｉｆｔ）等で被覆され、安
定化がはかられているが係るＳ ｒ Ｏｔを保護膜とす
る高耐圧製品は、Ｓ ｉＳ ｉＯ＊界面での固定電荷や
膜中のイオンか正イオンをもつため、特にＰ型シリコン
ウーハ−では表面が反転し、高耐圧、高使傾度化が困難
であった。このため従来５ＩＰＯ８など負イオンをもっ
た膜を保護膜として製造されている。ところが５ＩＰＯ
８は高価な設備や工程が複雑となるため、高コストにな
る問題がある。本発明は係る欠点を解消し、経済的にし
て高耐圧高信頼性のブレナー型半導体装置を提供するも
ので、５ｉｎｓ膜を保護膜としている製品が共通にかか
えている膜中、界面１衛を正から負にすることによって
高耐圧高信頼性化を可能にしたものである。第１図は本
発明の一実施例を示す概略断面図で図中１は高抵抗Ｐ型
シリコン基体、２はＮ型領域で該基体１と共にＰ−Ｎ接
合Ｊ（ブレナー）ｉ−を形成する。３はＰ型領域（チャ
ンネルストッパ）、４は高濃度Ｐ型層（オーミック領域
）、５はＳｉｎ、膜（保護膜）、６．７は電極、８は空
乏１層である。
係る構造において、本発明は周知の白金（ｐｔ）をＰ型
層（４）側もしくは５１０３表面側から拡散せしめて該
Ｓ ｉ Ｏｔ （５）とシリコン基体２の境界面付近に
混入せしめることにより、該界面の電荷が正から負に変
化し、これにより大巾な高耐圧死が可能であることが確
認できた。即ち第２図は白金拡散温度Ｔ（”Ｃ）と界面
の電荷量（Ｑｓ ｓ ／ ｑ ）の関係を示す特性図で
該電荷量は白金拡散温度が高くなるに従いより負に変化
することを示している。−方、白金は温度によりシリコ
ン中への拡散速度が異り、温度が上昇する程速くなる。
層（４）側もしくは５１０３表面側から拡散せしめて該
Ｓ ｉ Ｏｔ （５）とシリコン基体２の境界面付近に
混入せしめることにより、該界面の電荷が正から負に変
化し、これにより大巾な高耐圧死が可能であることが確
認できた。即ち第２図は白金拡散温度Ｔ（”Ｃ）と界面
の電荷量（Ｑｓ ｓ ／ ｑ ）の関係を示す特性図で
該電荷量は白金拡散温度が高くなるに従いより負に変化
することを示している。−方、白金は温度によりシリコ
ン中への拡散速度が異り、温度が上昇する程速くなる。
このことは第２図において、温度が高い程Ｓ ｉ Ｏｔ
とシリコン基体界面に到達する白金量が多いことを示す
。すなわち白金拡散温度（白金拡散ｆ）をコントロール
することにより、５ｉ−８ｉＯ，界面電荷をコントロー
ルできることを示している。第３図はコレクタ高抵抗層
がＰバルクのＰＮＰ トランジスタの信頼性（Ｂ、Ｔ）
結果を示す。即ちｐｔ拡散なしの製品では、１００時間
以内で１０μÅ以上のもれ’ＴＩ＠、に変化しているが
、Ｐｔ拡散（８００℃）した製品では、Ｂ、ＴｌｏｏＯ
時間でのもれ電流の変化がなかった。Ｐｔ拡散温度が７
００℃以下では信頼性はｐｔ拡散のない場合とほぼ同じ
で効果はあまり期待できない。このことば界面に殆んど
白金が存在しないことを示す。又、８４０℃ではもれ電
流（Ｉ’ −パ）が増加し、ＢＯ １００ｊ１人での耐圧は減少する。つまり界面での白金
の最は拡散温度でとらえると７００℃乃至８４０℃が好
適である。なお、本発明は下地が８ ｉ ０ ＊ 模で
あればその上に外部イオン防止や膜中イオンのゲッタリ
ング作用のあるＰＳＧ膜、Ｓｌ、Ｎ、膜などをもうけた
場合も同様な効果がある。以上の説明から明らかなよう
に本発明によれば従来出来なかった高抵抗Ｐ型つ。
とシリコン基体界面に到達する白金量が多いことを示す
。すなわち白金拡散温度（白金拡散ｆ）をコントロール
することにより、５ｉ−８ｉＯ，界面電荷をコントロー
ルできることを示している。第３図はコレクタ高抵抗層
がＰバルクのＰＮＰ トランジスタの信頼性（Ｂ、Ｔ）
結果を示す。即ちｐｔ拡散なしの製品では、１００時間
以内で１０μÅ以上のもれ’ＴＩ＠、に変化しているが
、Ｐｔ拡散（８００℃）した製品では、Ｂ、ＴｌｏｏＯ
時間でのもれ電流の変化がなかった。Ｐｔ拡散温度が７
００℃以下では信頼性はｐｔ拡散のない場合とほぼ同じ
で効果はあまり期待できない。このことば界面に殆んど
白金が存在しないことを示す。又、８４０℃ではもれ電
流（Ｉ’ −パ）が増加し、ＢＯ １００ｊ１人での耐圧は減少する。つまり界面での白金
の最は拡散温度でとらえると７００℃乃至８４０℃が好
適である。なお、本発明は下地が８ ｉ ０ ＊ 模で
あればその上に外部イオン防止や膜中イオンのゲッタリ
ング作用のあるＰＳＧ膜、Ｓｌ、Ｎ、膜などをもうけた
場合も同様な効果がある。以上の説明から明らかなよう
に本発明によれば従来出来なかった高抵抗Ｐ型つ。
バーを用いて高耐圧、高信頼性の製品が低コストで製造
出来る。このため本発明は、高抵抗Ｐ型層をもつ高耐圧
ダイオード、ＰＮＰやＰＮπＰトランジスダ、高耐圧Ｍ
Ｏ８ＦＥＴ、高耐圧サイリスタなどの製品に利用出来実
用上の効果は大きい。
出来る。このため本発明は、高抵抗Ｐ型層をもつ高耐圧
ダイオード、ＰＮＰやＰＮπＰトランジスダ、高耐圧Ｍ
Ｏ８ＦＥＴ、高耐圧サイリスタなどの製品に利用出来実
用上の効果は大きい。
第１図は本発明の一実施例構造図、第２図、第３図、−
中骨は特性説明図、 である。図において１はＰ 型シリコン基体、２はＮ型領域、３はＰ型領域４はＰ型
層、５はシリコン酸化膜、６．７は電極、８は空乏層、
ＩはＰ−Ｎ接合である。 特許出願人 新電元工業株式会社 竿１０ Ｎ竺鵞４丘（Ｃ） 箪８
中骨は特性説明図、 である。図において１はＰ 型シリコン基体、２はＮ型領域、３はＰ型領域４はＰ型
層、５はシリコン酸化膜、６．７は電極、８は空乏層、
ＩはＰ−Ｎ接合である。 特許出願人 新電元工業株式会社 竿１０ Ｎ竺鵞４丘（Ｃ） 箪８
Claims (1)
- Ｐ型シリコン半導体基体表面に露出するＰ−Ｎ接合を二
酸化硅素膜で被覆した半導体装置において、少くとも前
記基体表面と二酸化硅素膜の界面近傍に白金を導入せし
めたことを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148952A JPS635575A (ja) | 1986-06-25 | 1986-06-25 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148952A JPS635575A (ja) | 1986-06-25 | 1986-06-25 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635575A true JPS635575A (ja) | 1988-01-11 |
Family
ID=15464323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148952A Pending JPS635575A (ja) | 1986-06-25 | 1986-06-25 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635575A (ja) |
-
1986
- 1986-06-25 JP JP61148952A patent/JPS635575A/ja active Pending
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