JPS60253268A - 半導体装置 - Google Patents

半導体装置

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JPS60253268A
JPS60253268A JP59109163A JP10916384A JPS60253268A JP S60253268 A JPS60253268 A JP S60253268A JP 59109163 A JP59109163 A JP 59109163A JP 10916384 A JP10916384 A JP 10916384A JP S60253268 A JPS60253268 A JP S60253268A
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JP
Japan
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channel
semiconductor device
gto
present
voltage
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JP59109163A
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English (en)
Inventor
Takayasu Kawamura
川村　貴保
Yasuhide Hayashi
林　泰英
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Meidensha Corp
Meidensha Electric Manufacturing Co Ltd
Original Assignee
Meidensha Corp
Meidensha Electric Manufacturing Co Ltd
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Publication date
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Priority to KR8503668A priority patent/KR930009808B1/ko
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/60—Gate-turn-off devices 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/192—Base regions of thyristors
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    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes

Landscapes

  • Thyristors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は埋め込みゲート構造のゲートターンオフサイ
リスタ等に適用される半導体装置に関する。
〔従来技術〕
副知のように、単結晶シリコンウェーッーにボロン、リ
ンなどシリコンとイオン半径が太きく異なる元素を高濃
度に拡散するとミスフィツト転位が発生する。このミス
フィツト転位は（１１０）方向に配列されるが、発生し
たミスフィツト転位は　”上記高濃度拡散中あるいはそ
の後の熱処理工程ですべり面である（１１１）面上１（
１１０）方向と垂直な（２１１）方向へ移動する傾向に
ある。
このため、高濃度拡散領域の外側が電流経路となるよう
な半導体装置においては、前記高濃度拡散領域から進展
した転位のため電気的特性が大きく劣化しかつ特性がウ
ェーハ面内で不均一になる場合がある。従来、半導体ス
イッチング素子ではかかる不都合を抑えるため高濃度に
拡散したい領域の濃度をある程度低く抑え、そこにおけ
るミスフィツト転位の発生を防止させる手段が増られて
いる。例えば高濃度層を制御層とするゲートターンオフ
サイリスタ（ＧＴＯ）、静電訪導型トランジスタ（ＳＩ
Ｔ）やサイリスタ（ＳＩＴｈ；ｙ）、あるいけ通常のト
ランジスタなどでは可能な限り高濃度、従って低抵抗が
要求されるが、上述の理由によりあまり高濃度にするこ
とができない。上記のことから高濃度に拡散を行う半導
体装置においては充分なしゃ断性能を有するように製造
することが極めて困難であった。
ここで上記半導体装置の一例をシリコン５ｉ（１００）
面を使った埋め込みゲー）ＧＴＯ素子に適用したときの
Ｎベース欠陥分布について説明すも第４図は埋め込みゲ
ー）ＧＴＯの断面図で、この第４図において、Ａはアノ
ード電極、Ｋｌ−ｊカソード電極、ＧＶｓゲート電極で
あり、Ｐ、Ｎは半導体である。Ｐ＋−はＰ型半導体に形
成され穴埋め込みゲートであり、ＣＨはチャネル、Ｐ石
エピタキシャル成長層である。上記第４図のように形成
されたＧＴＯ素子のＮベースだけヲ堆り出し、タレシュ
エッチ液で結晶欠陥を顕在化させてアノード側からその
欠陥分布を観察したものをｗｃｓ図に示す。なお、上記
ＧＴＯ素子のＰ　層（埋め込みゲート）の形状は第６図
のように形成され、チャネルＣＭは全円で放射伏に形成
されている。
次に第５図について述べるに、ＷＡは［００）ウェーハ
であり、図中矢印Ｘが＜０１１＞方向、矢印Ｙが〈０１
１ン方向である。まＬ第５図において、黒色で塗った領
域は他よりも欠陥密度の大きいことを示し、その領域は
９０°毎に出現する。
前記領域はＰ　層から深さ方向に欠陥が拡がりやすく、
観察される欠陥はＮベースを貫通している。
また前記領域ではチャネルＣＨの長さ方向が〈０１１）
、（０１１，＞のいずれか一方と平行または略平行であ
る。このように全円で放射伏にチャネルＣＨを形成した
場合、９０°毎に欠陥が拡がりやすい領域があるのは（
１００）面特有の現象で、これらは避けることができな
い。
前記のように欠陥がＮベース中に拡がりやすいこれらの
領域ではＮベース中の少数キャリアのライフタイムも短
く、結果として、他の領域に比較してオン電圧が大きい
などの特性異常を示す。特にＧＴＯにおいては可制御電
流増大の観点などから素子内特性分布に高度の均−註が
要求されるため、上述のような現象は素子ｗａｉ改善す
る重大な障讐になっている。
〔発明の目的〕
この発明は上記の事情に鑑みてなされたもので、Ｎベー
ス中の結晶欠陥分布を考慮し、その欠陥によって素子特
性に与える影曽が最小になるチャネ　・ルを形成した半
導体装置を提供することを目的とする。
〔発明の概要〕
この発明は上記の目的を達成するために、チャネルの長
さ方向６（ｉｏｏ）面上の（１００）方向と平行または
略平行に形成した構成にある。
〔実施例〕
以下図面を参照してこの発明の一実雄側金説明するに、
第４図から第６図に示した部分と同一部分には同一符号
を付して示す。
第１図はチャネルＣＨの長さ方向を（１００）面上の（
１００）方向と平行まｆＣ，は略平行となるように形成
した１方向チャネル構成図である。この１方向チヤネル
溝成は言い換えれば＜ｉ　ｉ　ｏ＞方向から４５°程度
ずらした方向に全チャネルを揃えて形成することと同じ
である。
この第１図のよう［１万回に全チャネル（〈１００〉方
向）全平行に形成した半導体装置と従来技術に述べたよ
うな手段でチャネル（＜１１０）方向）を形成した半導
体装置とに電圧を印加したときのオン電圧のばらつきの
実験を示す。この実験では互いに平行な５本のチャネル
を持っＧＴＯ素子を用いて行った。なお、実験個数（サ
ンプル数）は各々１０個使用した。実験を第２図に示す
。
第２図において、線分Ａと線分Ｂとで囲まれる範囲がこ
の発明によるもので、線分Ａと線分Ｃとで囲まれる範囲
が従来技術によるオン電圧のばらつきを示す。この第２
図から明らかのようにこの発明によるものは従来技術に
よるものに比較して素子間オン電１圧ばらつきが約１／
３に減少する。
第３図はこの発明の他の実施例を示すもので、この第３
図の実施例にチャネル全２方向に組み合せて形成したも
のである。このように形成することは特にＧＴＯにおい
てゲート引き出し抵抗の面内バランスを重視するのに好
適である。この第３図のようにチャネルを２方向に形成
した大容量ＧＴＯ素子と従来技術で述べた放射状チャネ
ルによるＧＴＯ素子との特性について実験した結果、こ
の発明による素子間オン電圧のばらつきは前記実施例と
同様に囲域されかつ可制御電流も約２開本増大するなど
の効果がある。
なお、上記実施例では埋め込みグー）ＧＴＯ素子につい
て述べて来たが、（１００）面を用いる他の半導体装置
にも適用することができる。
〔発明の効果〕
以上述べたように、この発明によれば、チャネルの長手
方向’ｔ（１００）面上の（１００：＞方向と平行ま＋
ｈ略平行に形成したので、半導体素子間オン電圧のばら
つきを大幅に低減することができ、しかも可制御１！流
も増大させることができる利点がある。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す構成説明図、第２図
にＧＴＯ素子のオン電圧ばらつき範囲の実験結果の４！
性図、第３図はこの発明の他の実施例を示す構成説明図
、第４図は埋め込みグー）ＧＴｏの断面図、第５図ばＧ
ＴＯのアノード側からの欠陥分布を観察したときの説明
図、第６図は埋め込みゲートの形状を示す構成説明図で
ある。 ＯＨ・・・チャネル、Ｐ　層・・・高濃度拡散層。 手続補正書（自発） 昭和６９年特許願第１０９１６８号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係　出願人 （６１０）株式会社　明　電　舎 ４、代理人〒１０４ 東京都中央区明石町１番２９−）　液済会ピル明細書の
発明の詳細な説明の欄。 ６、補正の内容 （１）　明細書第４頁第１０行目に記載のｒ（１００）
Ｊをｒ（１００）Ｊと補正する。 （２）同書同頁第１１行目に記載のｒ＜０１１＞Ｊをｒ
（０１１）Ｊ　と補正する。 （３）　同書同頁第１２行目に記載のｒ＜０１１＞Ｊを
ｒ（０１１）Ｊと補正する。 （４）　同書同頁第１８行目に記載の「黒色で塗った」
を「斜線を施し念」と補正する。 （５）同書第５頁第２行目から第８行目に記載の［（ｏ
　１１＞、　＜０１１＞Ｊを「（０１１）、（０１１）
Ｊと補正する。 （６）　同書同頁第６行目に記載のｒ（１００）Ｊｅ「
（１００）Ｊ　と補正する。 以　上

Claims (1)

    【特許請求の範囲】
  1. （１）（１００）面のウニーノ・を用いる半導体装置に
    おいて、チャネルの長さ方向？（１００）面上の＜ｉ　
    ｏ　ｏ＞方向と平行まｅｈ略平行に形成したことを特徴
    とする半導体装置。
JP59109163A 1984-05-29 1984-05-29 半導体装置 Pending JPS60253268A (ja)

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JP59109163A JPS60253268A (ja) 1984-05-29 1984-05-29 半導体装置
EP85105953A EP0174438B1 (en) 1984-05-29 1985-05-14 Semiconductor switching device with reduced defect density
DE8585105953T DE3572567D1 (en) 1984-05-29 1985-05-14 Semiconductor switching device with reduced defect density
US06/735,125 US4667215A (en) 1984-05-29 1985-05-17 Semiconductor device
KR8503668A KR930009808B1 (en) 1984-05-29 1985-05-28 Semiconductor device

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