JPH0680833B2 - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
- Publication number
- JPH0680833B2 JPH0680833B2 JP60150394A JP15039485A JPH0680833B2 JP H0680833 B2 JPH0680833 B2 JP H0680833B2 JP 60150394 A JP60150394 A JP 60150394A JP 15039485 A JP15039485 A JP 15039485A JP H0680833 B2 JPH0680833 B2 JP H0680833B2
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- JP
- Japan
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- effect transistor
- layer element
- vertical field
- electrode
- field effect
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタに関し、特にゲート
・ソース間に、ゲート保護用のツェナーダイオードを含
む縦型電界効果トランジスタに関する。
・ソース間に、ゲート保護用のツェナーダイオードを含
む縦型電界効果トランジスタに関する。
従来、縦型電界効果トランジスタの保護ダイオードは、
１ペレット（下層ペレット）上に形成しようとしていた
ため、ゲート・ソース間に寄生PNPNサイリスタを形成す
るという問題を持っていた。
１ペレット（下層ペレット）上に形成しようとしていた
ため、ゲート・ソース間に寄生PNPNサイリスタを形成す
るという問題を持っていた。
従来、保持ダイオードを含む縦型電界効果トランジスタ
は第２図に示すように１ペレット（下層ペレット）上に
形成していた。
は第２図に示すように１ペレット（下層ペレット）上に
形成していた。
すなわち、ソース電極９と多結晶シリコンゲート電極８
（アルミニウムゲート電極10）とドレイン電極11をもつ
縦型電界効果トランジスタと電極９と電極10の間の領域
（6,（４）,5,7）により形成される双方向ツェナー・ダ
イオードが同一基板上に形成され、ソースおよびゲート
電極間にツェナー・ダイオードが挿入されるよう接続さ
れて構成されていた。
（アルミニウムゲート電極10）とドレイン電極11をもつ
縦型電界効果トランジスタと電極９と電極10の間の領域
（6,（４）,5,7）により形成される双方向ツェナー・ダ
イオードが同一基板上に形成され、ソースおよびゲート
電極間にツェナー・ダイオードが挿入されるよう接続さ
れて構成されていた。
上述したように従来の保護ダイオードとして双方向ツェ
ナー・ダイオードを１ペレット上に一緒に形成した縦型
電界効果トランジスタでは今半導体基板と導電型をｐ型
とすると、ゲート10とソース９の間に、Ａの経路すなわ
ちｐ型不純物領域２、Ｎ型基板１、ｐ型不純物領域４、
Ｎ型不純物領域５、ｐ型不純物領域７に寄生PNPNPのサ
イリスタが形成され、サイリスタがオンしてしまうとい
う問題が発生する。
ナー・ダイオードを１ペレット上に一緒に形成した縦型
電界効果トランジスタでは今半導体基板と導電型をｐ型
とすると、ゲート10とソース９の間に、Ａの経路すなわ
ちｐ型不純物領域２、Ｎ型基板１、ｐ型不純物領域４、
Ｎ型不純物領域５、ｐ型不純物領域７に寄生PNPNPのサ
イリスタが形成され、サイリスタがオンしてしまうとい
う問題が発生する。
本発明は上述した従来の欠点を除去し、寄生サイリスタ
効果のない保護ダイオード（双方向ツェナー・ダイオー
ド）を持つ縦型電界効果トランジスタを提供することに
ある。
効果のない保護ダイオード（双方向ツェナー・ダイオー
ド）を持つ縦型電界効果トランジスタを提供することに
ある。
本発明の縦型電界効果トランジスタは、表面にソース及
びゲート、裏面にドレインを持つ縦型電界効果トランジ
スタにおいて、縦型電界効果トランジスタを形成した下
層素子表面のソース及びゲート電極間に別に形成したツ
ェナー・ダイオードの上層素子を接続一体化することに
より構成される。
びゲート、裏面にドレインを持つ縦型電界効果トランジ
スタにおいて、縦型電界効果トランジスタを形成した下
層素子表面のソース及びゲート電極間に別に形成したツ
ェナー・ダイオードの上層素子を接続一体化することに
より構成される。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の断面図である。本実施例において
はｎチャンネルMOSFETについて説明する。
は本発明の一実施例の断面図である。本実施例において
はｎチャンネルMOSFETについて説明する。
第１図において、ｎ型半導体基板１にｐ型の不純物領域
２を形成し、さらにｐ型不純物領域２内にｎ型の不純物
領域３を形成し、更に多結晶シリコンゲート電極８を形
成し、ｎ型不純物領域３をソースとし、裏面11をドレイ
ン電極とするｎチャンネルMOSFETを形成し下層素子とす
る。下層素子において９はソース電極、10はゲート電極
である。
２を形成し、さらにｐ型不純物領域２内にｎ型の不純物
領域３を形成し、更に多結晶シリコンゲート電極８を形
成し、ｎ型不純物領域３をソースとし、裏面11をドレイ
ン電極とするｎチャンネルMOSFETを形成し下層素子とす
る。下層素子において９はソース電極、10はゲート電極
である。
一方、上層素子としては、下層素子の半導体基板１と逆
導電型のｐ型半導体基板４を準備し、半導体基板内にｎ
型不純物領域５、引続きｐ型不純物領域６及び７を形成
する。しかるときは電極9,10を両極とするpnp双方向ツ
ェナー・ダイオードが形成できる。
導電型のｐ型半導体基板４を準備し、半導体基板内にｎ
型不純物領域５、引続きｐ型不純物領域６及び７を形成
する。しかるときは電極9,10を両極とするpnp双方向ツ
ェナー・ダイオードが形成できる。
そしてツェナー・ダイオードの電極9,10をｎチャンネル
MOSFETのソース電極９、ゲート電極10と接続すれば本実
施例は完成する。
MOSFETのソース電極９、ゲート電極10と接続すれば本実
施例は完成する。
接続にあたっては上下層の素子を平坦化し、接続部分を
露出させる表面平坦化プロセス及び上下層の接続部分の
位置を見合せし、重ね合わせて熱圧着することにより接
続することにより下層素子のｎチャンネルMOSFETのソー
スとゲート間にチェナー・ダイオードを接続した一体化
されたツェナー・ダイオードをゲート保護ダイオードと
するｎチャンネルMOSFETを得ることができる。
露出させる表面平坦化プロセス及び上下層の接続部分の
位置を見合せし、重ね合わせて熱圧着することにより接
続することにより下層素子のｎチャンネルMOSFETのソー
スとゲート間にチェナー・ダイオードを接続した一体化
されたツェナー・ダイオードをゲート保護ダイオードと
するｎチャンネルMOSFETを得ることができる。
このような構造にすることにより本実施例のｎチャンネ
ルMOSFETにおいては寄生サイリスタの存在を消滅させる
ことができる。また、本実施例のツェナーダイオード
は、単結晶シリコン中に形成されており、リーク電流が
小さい。その上断面積も十分にとれるため、ツェナーダ
イオードのブレイクダウン時の波形は内部抵抗が小さい
ので、立上りの急峻なハードブレイクダウンとなる。こ
のため、一定電圧で素子を保護することができ、静電耐
圧を向上することができる。
ルMOSFETにおいては寄生サイリスタの存在を消滅させる
ことができる。また、本実施例のツェナーダイオード
は、単結晶シリコン中に形成されており、リーク電流が
小さい。その上断面積も十分にとれるため、ツェナーダ
イオードのブレイクダウン時の波形は内部抵抗が小さい
ので、立上りの急峻なハードブレイクダウンとなる。こ
のため、一定電圧で素子を保護することができ、静電耐
圧を向上することができる。
以上説明したように本発明は、下層素子に縦型電界効果
トランジスタ、上層素子に双方向ツェナー・ダイオード
を形成し、上部・下部のコンタクトを取ることにより、
寄生サイリスタ効果のない保護ダイオード（双方向ツェ
ナー・ダイオード）を持つ縦型電界効果トランジスタを
形成することができる。
トランジスタ、上層素子に双方向ツェナー・ダイオード
を形成し、上部・下部のコンタクトを取ることにより、
寄生サイリスタ効果のない保護ダイオード（双方向ツェ
ナー・ダイオード）を持つ縦型電界効果トランジスタを
形成することができる。
第１図は本発明の一実施例の断面図、第２図は従来のツ
ェナー・ダイオードをゲート保護ダイオードとする縦型
電界効果トランジスタの一例の断面図である。 １……一導電型の半導体基板（ｎ型半導体基板）、２…
…基板と逆導電型の不純物領域（ｐ型不純物領域）、３
……ｎ型不純物領域、４……ｐ型半導体基板、５……ｎ
型不純物領域、６……ｐ型不純物領域、７……ｐ型不純
物領域、８……多結晶シリコンゲート電極、９……ソー
ス電極（ツェナー・ダイオードの電極）、10……ゲート
電極（ツェナー・ダイオードの電極）、11……ドレイン
電極、12……層間絶縁膜、13……ゲート電極、14……層
間絶縁膜、Ａ……寄生サイリスタの経路、Ｉ……下層素
子、II……上層素子。
ェナー・ダイオードをゲート保護ダイオードとする縦型
電界効果トランジスタの一例の断面図である。 １……一導電型の半導体基板（ｎ型半導体基板）、２…
…基板と逆導電型の不純物領域（ｐ型不純物領域）、３
……ｎ型不純物領域、４……ｐ型半導体基板、５……ｎ
型不純物領域、６……ｐ型不純物領域、７……ｐ型不純
物領域、８……多結晶シリコンゲート電極、９……ソー
ス電極（ツェナー・ダイオードの電極）、10……ゲート
電極（ツェナー・ダイオードの電極）、11……ドレイン
電極、12……層間絶縁膜、13……ゲート電極、14……層
間絶縁膜、Ａ……寄生サイリスタの経路、Ｉ……下層素
子、II……上層素子。
Claims (1)
- 【請求項１】表面にソース電極及びゲート電極，裏面に
ドレイン電極を有する縦型トランジスタの下層素子と、
前記下層素子と別の半導体基板に形成され上面に電極を
有するツェナーダイオードの上層素子とからなり、前記
下層素子のソース電極とゲート電極の形成面と前記上層
素子の電極面を対向させて、前記下層素子のトランジス
タの表面のソース電極とゲート電極間に前記上層素子の
ツェナーダイオードを一体化して接続したことを特徴と
する縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150394A JPH0680833B2 (ja) | 1985-07-08 | 1985-07-08 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150394A JPH0680833B2 (ja) | 1985-07-08 | 1985-07-08 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211278A JPS6211278A (ja) | 1987-01-20 |
| JPH0680833B2 true JPH0680833B2 (ja) | 1994-10-12 |
Family
ID=15496026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150394A Expired - Lifetime JPH0680833B2 (ja) | 1985-07-08 | 1985-07-08 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680833B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982266A (en) * | 1987-12-23 | 1991-01-01 | Texas Instruments Incorporated | Integrated circuit with metal interconnecting layers above and below active circuitry |
| JPH0218968A (ja) * | 1988-07-06 | 1990-01-23 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
-
1985
- 1985-07-08 JP JP60150394A patent/JPH0680833B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211278A (ja) | 1987-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |