JPS6356741A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPS6356741A JPS6356741A JP61203008A JP20300886A JPS6356741A JP S6356741 A JPS6356741 A JP S6356741A JP 61203008 A JP61203008 A JP 61203008A JP 20300886 A JP20300886 A JP 20300886A JP S6356741 A JPS6356741 A JP S6356741A
- Authority
- JP
- Japan
- Prior art keywords
- test
- serial
- sck
- register
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 43
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルインターフェースを内蔵したシングル
チップマイクロコンピュータのテスト回路に関する。
チップマイクロコンピュータのテスト回路に関する。
従来の内部回路をテスト状態に設だするテスト回路の一
例を第３図に示す。
例を第３図に示す。
テスト信号とは、テスト用の端子を設け、テスト状態と
、通常動作状態を論理レベル゛１”または”０”で切換
る方法、通常動作電圧より絶対値の高い電圧を入力端子
に入力し、アナログレベルを判定してテスト状態に切換
る方法通常動作状態では起り得ない論理値の組合せによ
シ内部回路をテスト状態とする方法等によＩＥ成される
信号である。
、通常動作状態を論理レベル゛１”または”０”で切換
る方法、通常動作電圧より絶対値の高い電圧を入力端子
に入力し、アナログレベルを判定してテスト状態に切換
る方法通常動作状態では起り得ない論理値の組合せによ
シ内部回路をテスト状態とする方法等によＩＥ成される
信号である。
このテスト信号がアクティブの期間に内部システムクロ
ック“ＣＬＫ同期してボートよシフリップフロップ２４
．２５．２６にデータを書き込むことによシ、内部回路
を、フリップフロップ２４゜２５．２６の出力値に応じ
たテストモードに設定する。
ック“ＣＬＫ同期してボートよシフリップフロップ２４
．２５．２６にデータを書き込むことによシ、内部回路
を、フリップフロップ２４゜２５．２６の出力値に応じ
たテストモードに設定する。
上述した従来のテスト回路においては、テストモードレ
ジスタは、内部回路をテスト状態に設定する為にのみ用
いられ、通常動作状態においては機能していない。すな
わち、テストのために回路規模が大きくなるという欠点
があった。
ジスタは、内部回路をテスト状態に設定する為にのみ用
いられ、通常動作状態においては機能していない。すな
わち、テストのために回路規模が大きくなるという欠点
があった。
Ｃ問題点を解決するための手段〕
本発明のテスト回路は、内部回路のテスト時には、シリ
アルシフトレジスタ？テストモードレジスタとして機能
させる手段を有している。
アルシフトレジスタ？テストモードレジスタとして機能
させる手段を有している。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例のブロック構成図である。
テスト信号ＴＥＳＴがロウレベルの場合、すなわち通常
動作状態の場合の動作について説明する。
動作状態の場合の動作について説明する。
１は８ビツトのシリアルシフトレジスタであシ、シリア
ルクロックＳＣＫの立下シで最上位ビットの内容がＳＯ
端子よシ出力され、立上シでシリアルシフトレジスタの
内容が１ビツト下位から、上位にシフトされると同時に
、ＳＩ端子の論理レベルが最下位ビットにラッチされる
。
ルクロックＳＣＫの立下シで最上位ビットの内容がＳＯ
端子よシ出力され、立上シでシリアルシフトレジスタの
内容が１ビツト下位から、上位にシフトされると同時に
、ＳＩ端子の論理レベルが最下位ビットにラッチされる
。
８進カウンタ２ｉｌｔ、シリアルクロックＳＣＫをカウ
ントし、８発カウントして、１バイトシリアルデータの
転送が終了するごとに内部側シ込み信号ＩＮＴＳを発生
する。同時に、スリップ７０ツブ５をリセットし、以後
のＳＣＫの入力を無視する。
ントし、８発カウントして、１バイトシリアルデータの
転送が終了するごとに内部側シ込み信号ＩＮＴＳを発生
する。同時に、スリップ７０ツブ５をリセットし、以後
のＳＣＫの入力を無視する。
８進カウンタ２．７リツプ７０ツブ５ｉｔリセット信号
ＲＥＳＥＴ、シリアル転送開始を示す信号５ＴＡＲＴに
より、リセット、セットされる＠第２図は前記実施例の
テスト状態設定時の動作を示すタイミング図である。第
１図、第２図を参照しながら本実施例のテスト状態設定
時の動作について説明する。
ＲＥＳＥＴ、シリアル転送開始を示す信号５ＴＡＲＴに
より、リセット、セットされる＠第２図は前記実施例の
テスト状態設定時の動作を示すタイミング図である。第
１図、第２図を参照しながら本実施例のテスト状態設定
時の動作について説明する。
テスト信号ＴＥＳＴが＠１″かつ、ＳＣＫが１０′″の
時にＤタイプフリップ７０ツブ（以下Ｆ／Ｆと記す）４
のクロックを生成するＮＯＲゲート８が１”となシ、Ｆ
／Ｆ４はＮＯＲゲート７の出力値をラッチする。７はＴ
ＥＳＴが６１“、かつシリアル人力ＳＩが“θ′″の時
１１”となるゲートである。すなわち、ＴＥＳＴが＠１
″かつ、ＳＣＫ、Ｓ Ｉが−０”Ｏ時、Ｆ／Ｆ４Ｏ出力
は”１”となシ、内部回路をテスト状態に設定する。
時にＤタイプフリップ７０ツブ（以下Ｆ／Ｆと記す）４
のクロックを生成するＮＯＲゲート８が１”となシ、Ｆ
／Ｆ４はＮＯＲゲート７の出力値をラッチする。７はＴ
ＥＳＴが６１“、かつシリアル人力ＳＩが“θ′″の時
１１”となるゲートである。すなわち、ＴＥＳＴが＠１
″かつ、ＳＣＫ、Ｓ Ｉが−０”Ｏ時、Ｆ／Ｆ４Ｏ出力
は”１”となシ、内部回路をテスト状態に設定する。
内部回路はシリアルシフトレジスタの値に応じたテスト
モードに設定される。
モードに設定される。
以上説明したように本発明は通常動作状態においてはシ
リアルシフトレジスタとして動作するレジスタを、テス
ト状態においてはテストモードレジスタとして使用する
ため、テストＯ為に付加する回路が少くてすむという大
きな効果がある。
リアルシフトレジスタとして動作するレジスタを、テス
ト状態においてはテストモードレジスタとして使用する
ため、テストＯ為に付加する回路が少くてすむという大
きな効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のテストモード設定時の動作を示すタイミング図、第
３図は従来のテスト回路でるる。 １・・・・・・シリアルシフトレジスタ、２・・・・・
・８進カウンタ、３・・・・・・ＯＲゲート、４・・・
・・・リセット付りタイプフリップ７０ツブ、５・・・
・・・ＲＳフリンプ７０ツ７”、６．９・・・・・・Ａ
ＮＤゲート、７，８・・・・・ＮＯＲゲート、１０・・
・・・・インバータ、１１．２７・・・・・・内部デー
タバス、２１，２２，２３°°°°°“クロックバッフ
ァ、２４，２５．２６・・・・・・Ｄタイプフリップフ
ロップ。 代理人 弁理士 内 原 １ °−ａ、−ｒ：
゛。 箭１図
図のテストモード設定時の動作を示すタイミング図、第
３図は従来のテスト回路でるる。 １・・・・・・シリアルシフトレジスタ、２・・・・・
・８進カウンタ、３・・・・・・ＯＲゲート、４・・・
・・・リセット付りタイプフリップ７０ツブ、５・・・
・・・ＲＳフリンプ７０ツ７”、６．９・・・・・・Ａ
ＮＤゲート、７，８・・・・・ＮＯＲゲート、１０・・
・・・・インバータ、１１．２７・・・・・・内部デー
タバス、２１，２２，２３°°°°°“クロックバッフ
ァ、２４，２５．２６・・・・・・Ｄタイプフリップフ
ロップ。 代理人 弁理士 内 原 １ °−ａ、−ｒ：
゛。 箭１図
Claims (1)
- シリアルインターフェースを内蔵したシングルチップマ
イクロコンピュータにおいて、テスト時にシリアルシフ
トレジスタをテストモードレジスタとして機能させる手
段を設けたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203008A JPS6356741A (ja) | 1986-08-28 | 1986-08-28 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203008A JPS6356741A (ja) | 1986-08-28 | 1986-08-28 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356741A true JPS6356741A (ja) | 1988-03-11 |
Family
ID=16466804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203008A Pending JPS6356741A (ja) | 1986-08-28 | 1986-08-28 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356741A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727041A (en) * | 1980-07-25 | 1982-02-13 | Hitachi Ltd | Large-scale integrated circuit having testing function |
| JPS5771035A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Input and output equipment for microcomputer |
-
1986
- 1986-08-28 JP JP61203008A patent/JPS6356741A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727041A (en) * | 1980-07-25 | 1982-02-13 | Hitachi Ltd | Large-scale integrated circuit having testing function |
| JPS5771035A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Input and output equipment for microcomputer |
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