JPS6356936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6356936A JPS6356936A JP61202241A JP20224186A JPS6356936A JP S6356936 A JPS6356936 A JP S6356936A JP 61202241 A JP61202241 A JP 61202241A JP 20224186 A JP20224186 A JP 20224186A JP S6356936 A JPS6356936 A JP S6356936A
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- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- polycrystalline silicon
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に誘電体分離
法を用いる半導体装置の製造方法に関する。
法を用いる半導体装置の製造方法に関する。
従来、誘電体分離法を用いる半導体装置の製造方法とし
ては、多結晶シリコンを支持基板としたものがエヌイー
シー・リサーチアンドデベロプメント（ＮＥＣＲＥＳＥ
ＲＣＩＩ ＆ ＤＥＶＥｌ、ＯＰＭＥＮＴ）５７巻（１
９８０年）３９頁に発表されている。
ては、多結晶シリコンを支持基板としたものがエヌイー
シー・リサーチアンドデベロプメント（ＮＥＣＲＥＳＥ
ＲＣＩＩ ＆ ＤＥＶＥｌ、ＯＰＭＥＮＴ）５７巻（１
９８０年）３９頁に発表されている。
次に、その製造方法の一例を図面を用いて説明する。
第２図（ａ）〜（ｄ）は、従来の高耐圧誘電体分離型サ
イリスタの製造方法を説明するための工程順に示した半
導体チップの断面図である。
イリスタの製造方法を説明するための工程順に示した半
導体チップの断面図である。
まず、第２図（ａ）に示すように、Ｎ型単結晶シリコン
かならる半導体基板１０１に遼択エツチングを行なって
、素子領域分離用の満１０３を形成したのち表面を熱酸
化することにより、酸１ヒ膜１０２を形成する。
かならる半導体基板１０１に遼択エツチングを行なって
、素子領域分離用の満１０３を形成したのち表面を熱酸
化することにより、酸１ヒ膜１０２を形成する。
次に、第２［２（ｂ）に示すように、？ｒ８１０３が形
成された酸化膜１０２上に多結晶シリコン層１０４を厚
く堆積して満１０３３埋める。
成された酸化膜１０２上に多結晶シリコン層１０４を厚
く堆積して満１０３３埋める。
次に、第２図（ｃ）に示すように、その多結晶シリコン
層１０４を支持基板として、半導体基板１０１の裏面を
研磨して、単結晶シリコンアイランド１０１Ａを形成す
る。
層１０４を支持基板として、半導体基板１０１の裏面を
研磨して、単結晶シリコンアイランド１０１Ａを形成す
る。
次に、第２図（ｄ）に示すように、単結晶アイラン′ド
ｌ０ＩＡにアノード１１０、ゲート１０９及びカソード
１１１を有すサイリスタを形成することにより、半導体
装置が完成する。
ｌ０ＩＡにアノード１１０、ゲート１０９及びカソード
１１１を有すサイリスタを形成することにより、半導体
装置が完成する。
しかし、なから、上述した従来の半導体装置の製造方法
では、支持基板として用いる多結晶シリコンを数百μｍ
堆績するのに多くの時間と費用がかかること、また多結
晶シリコン層１０４を支持基板として、単結晶シリコン
基板を研磨する際に、多結晶シリコン層１０４が均一の
厚さになっていないこと、更に、多結晶シリコンの成長
時に成長面と反対面にも多結晶シリコンが成長する等の
理由で、単結晶シリコンからなる半導体基板を均一に研
磨することができないこと等の問題点があった。
では、支持基板として用いる多結晶シリコンを数百μｍ
堆績するのに多くの時間と費用がかかること、また多結
晶シリコン層１０４を支持基板として、単結晶シリコン
基板を研磨する際に、多結晶シリコン層１０４が均一の
厚さになっていないこと、更に、多結晶シリコンの成長
時に成長面と反対面にも多結晶シリコンが成長する等の
理由で、単結晶シリコンからなる半導体基板を均一に研
磨することができないこと等の問題点があった。
本発明の目的は製造時間が短縮され、半導体基板が均一
に研磨できる半導体装置の製造方法を提供することにあ
る。
に研磨できる半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板表面に素
子領域分離用の溝を形成する工程と、この溝を含む全面
に絶縁膜を形成したのち前記溝を含む半導体基板表面に
多結晶シリコン層を形成する工程と、この多結晶シリコ
ン層をエツチングし、多結晶シリコン層を溝中にのみ残
して前記半導体基板表面を平坦化する工程と、前記絶縁
膜と前記講中の多結晶シリコン層を含む前記半導体基板
表面を親水性化処理したのちこの半導体基板表面に親水
性化処理されたシリコン基板表面を密着し固定させる工
程と、前記シリコン基板が固定された前記半導体基板の
裏面を研磨し、前記講中に形成された絶縁膜の先端を露
出させる工程と、前記半導体基板の研磨面に半導体素子
を形成する工程とを含んで構成される。
子領域分離用の溝を形成する工程と、この溝を含む全面
に絶縁膜を形成したのち前記溝を含む半導体基板表面に
多結晶シリコン層を形成する工程と、この多結晶シリコ
ン層をエツチングし、多結晶シリコン層を溝中にのみ残
して前記半導体基板表面を平坦化する工程と、前記絶縁
膜と前記講中の多結晶シリコン層を含む前記半導体基板
表面を親水性化処理したのちこの半導体基板表面に親水
性化処理されたシリコン基板表面を密着し固定させる工
程と、前記シリコン基板が固定された前記半導体基板の
裏面を研磨し、前記講中に形成された絶縁膜の先端を露
出させる工程と、前記半導体基板の研磨面に半導体素子
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｎ型単結晶シリコン
からなる半導体基板１０１の表面に二酸化シリコンから
なる酸化膜１０２を形成したのち、この酸１ヒ膜１０２
の所定部分を写真食刻法により除去し、残りの部分の酸
化膜１０２をマスクとして、半導体基板１０１内に素子
領域分離用の渦１０３を形成する。この溝１０３はドラ
イエツチングまたは水酸化カリウム溶液またはエチレン
ジアミンピロカテコール等を用いる異方性エツチングに
より形成することができる。
からなる半導体基板１０１の表面に二酸化シリコンから
なる酸化膜１０２を形成したのち、この酸１ヒ膜１０２
の所定部分を写真食刻法により除去し、残りの部分の酸
化膜１０２をマスクとして、半導体基板１０１内に素子
領域分離用の渦１０３を形成する。この溝１０３はドラ
イエツチングまたは水酸化カリウム溶液またはエチレン
ジアミンピロカテコール等を用いる異方性エツチングに
より形成することができる。
次に、第１図（ｂ）に示すように、マスクとして用いた
酸化膜１０２を除去して、再度二酸化シリコンにより酸
化膜１０２を満１０３の上面および満１０３間の半導体
基板１０１の表面に形成する。
酸化膜１０２を除去して、再度二酸化シリコンにより酸
化膜１０２を満１０３の上面および満１０３間の半導体
基板１０１の表面に形成する。
次に、第１図（Ｃ）に示すように、多結晶シリコンを気
相成長法により、講１０３の深さ以上の厚さに成長させ
て７１１１１０３を埋める多結晶シリコン層１０４を形
成する。
相成長法により、講１０３の深さ以上の厚さに成長させ
て７１１１１０３を埋める多結晶シリコン層１０４を形
成する。
次に、第１図（ｄ）に示すように多結晶シリコン層１０
４をドライエツチングまたはポリッシングなどの方法を
用いて溝１０３中以外の半導体基板１０１の表面上の多
結晶シリコンを除去し、表面を平坦にする。
４をドライエツチングまたはポリッシングなどの方法を
用いて溝１０３中以外の半導体基板１０１の表面上の多
結晶シリコンを除去し、表面を平坦にする。
次に、第１図（ｅ）に示すように、酸化膜１０２及び多
結晶シリコン層１０４の表面を親水性化処理を行なう。
結晶シリコン層１０４の表面を親水性化処理を行なう。
この処理は例えば硫酸と過酸化水素の混合液に浸すこと
によってなされる。別に親水性化処理を施したシリコン
基板１０５を用意し前記親水性化処理を施した半導体基
板表面に密着させ、シラノール接合を行なう。
によってなされる。別に親水性化処理を施したシリコン
基板１０５を用意し前記親水性化処理を施した半導体基
板表面に密着させ、シラノール接合を行なう。
シラ、ノール接合とは、親水性化処理を施されたウェハ
面同志を密着させ熱処理（例えばｉ ０００°Ｃ）を行
なうことにより、ウェハ表面の水酸基同士が熱処理によ
って１１２０となり、脱水縮合を起こず結果ウェハの接
合が行なわれることをいう。この方法は、例えばアイイ
ーイーイー、インターナショナル エレクトロン デバ
イス ミーティング （ＩＥＥＥ、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏ［Ｉ Ｄｅｖｉｃｅ Ｍ
ｅａｔ−ｉｎｇ）のテクニカルダイジェスト（Ｔｅｃｈ
ｎｉｃａｌ ＤｉｇｅｓＬ） ６８４−６８７頁（１９
８５年）に報告されている。
面同志を密着させ熱処理（例えばｉ ０００°Ｃ）を行
なうことにより、ウェハ表面の水酸基同士が熱処理によ
って１１２０となり、脱水縮合を起こず結果ウェハの接
合が行なわれることをいう。この方法は、例えばアイイ
ーイーイー、インターナショナル エレクトロン デバ
イス ミーティング （ＩＥＥＥ、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏ［Ｉ Ｄｅｖｉｃｅ Ｍ
ｅａｔ−ｉｎｇ）のテクニカルダイジェスト（Ｔｅｃｈ
ｎｉｃａｌ ＤｉｇｅｓＬ） ６８４−６８７頁（１９
８５年）に報告されている。
次に、第１図（ｆ）に示すように、半導体基板１０１の
裏面を研磨し、渦１０３中に形成された酸化膜１．０２
の先端を露出させる。この研磨法では砥粒としてコロイ
ダルシリカを用い、化学液として有機アミンを用いるこ
とにより、Ｒ４１０３を被覆している酸化膜１０２の加
工速度は半導体基板】０１よりも小さくなるため、研磨
加工を酸化膜１０２の先端で止めることは容易である。
裏面を研磨し、渦１０３中に形成された酸化膜１．０２
の先端を露出させる。この研磨法では砥粒としてコロイ
ダルシリカを用い、化学液として有機アミンを用いるこ
とにより、Ｒ４１０３を被覆している酸化膜１０２の加
工速度は半導体基板】０１よりも小さくなるため、研磨
加工を酸化膜１０２の先端で止めることは容易である。
次に、第１ ［３（ｇ ）に示すように、従来技術によ
り半導体基板１０１の研磨面に不純物を導入し所望の深
さの２層１０６．１０７を形成し、さらにＰ Ｊ？Ｗ
１０６にＮ４層１０８を形成する。次いで、２層１０６
上にグー１−電極１０９、Ｐ Ｐｉｔ １０７にアノー
ド電極１１０を、さらにＮ＋層１０８上にカンード電極
］１］をそれぞれ形成することにより誘電体分離の半導
体装置を完成させる。
り半導体基板１０１の研磨面に不純物を導入し所望の深
さの２層１０６．１０７を形成し、さらにＰ Ｊ？Ｗ
１０６にＮ４層１０８を形成する。次いで、２層１０６
上にグー１−電極１０９、Ｐ Ｐｉｔ １０７にアノー
ド電極１１０を、さらにＮ＋層１０８上にカンード電極
］１］をそれぞれ形成することにより誘電体分離の半導
体装置を完成させる。
このように、本実施例においてはシリコン基板１０５を
支持基板として用いることにより、ｒ、を東のように多
結晶シリコンを堆積する必要はなくなると共に、半導体
基板１０１の裏面をより均一に研磨することが可能とな
る。
支持基板として用いることにより、ｒ、を東のように多
結晶シリコンを堆積する必要はなくなると共に、半導体
基板１０１の裏面をより均一に研磨することが可能とな
る。
尚、」二層実施例においては、サイリスタの製Ｊム方法
の場合について述べたが、それにとどまらず高耐圧を目
脂した、ＭＯＳあるいはバイポーラ逓積回路の製造にも
同様に適用することができる。
の場合について述べたが、それにとどまらず高耐圧を目
脂した、ＭＯＳあるいはバイポーラ逓積回路の製造にも
同様に適用することができる。
以上説明したように本発明は、誘電体で分飛された半導
体基板の支持基板として親水性１に１１四埋を施したシ
リコン基板を用いることにより、従来のように多結晶シ
リコンを堆ｆ青する必要がなくなるため、製造時間が短
縮されると共に、半導体基板を均一に研磨できるという
効果がある。
体基板の支持基板として親水性１に１１四埋を施したシ
リコン基板を用いることにより、従来のように多結晶シ
リコンを堆ｆ青する必要がなくなるため、製造時間が短
縮されると共に、半導体基板を均一に研磨できるという
効果がある。
第１図（ａ）〜（ｇ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １、０１・・・半導体基板、１０２・・・酸化膜、１０
３・・・溝、］０４・・・多結晶シリコン層、１０５・
・・シリコン基板、１０６．１０７・・・Ｙ）層、１０
８・・Ｎ＋層、１０９・・・ゲー１へ、１１０・・・ア
、ノート、１１１・・・カソード。 茅 ｌ 歯 第 １ 回 ｌθ３ ノ藺！ χ ２ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １、０１・・・半導体基板、１０２・・・酸化膜、１０
３・・・溝、］０４・・・多結晶シリコン層、１０５・
・・シリコン基板、１０６．１０７・・・Ｙ）層、１０
８・・Ｎ＋層、１０９・・・ゲー１へ、１１０・・・ア
、ノート、１１１・・・カソード。 茅 ｌ 歯 第 １ 回 ｌθ３ ノ藺！ χ ２ 図
Claims (1)
- 半導体基板表面に素子領域分離用の溝を形成する工程と
、該溝を含む全面に絶縁膜を形成したのち前記溝を含む
半導体基板表面に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層をエッチングし、多結晶シリコン
層を前記溝中にのみ残して前記半導体基板表面を平坦化
する工程と、前記絶縁膜と前記溝中の多結晶シリコン層
を含む前記半導体基板表面を親水性化処理したのち該半
導体基板表面に親水性化処理されたシリコン基板表面を
密着し固定させる工程と、前記シリコン基板が固定され
た前記半導体基板の裏面を研磨し、前記溝中に形成され
た絶縁膜の先端を露出させる工程と、前記半導体基板の
研磨面に半導体素子を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202241A JPS6356936A (ja) | 1986-08-27 | 1986-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202241A JPS6356936A (ja) | 1986-08-27 | 1986-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356936A true JPS6356936A (ja) | 1988-03-11 |
Family
ID=16454290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202241A Pending JPS6356936A (ja) | 1986-08-27 | 1986-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356936A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647548A (en) * | 1987-01-09 | 1989-01-11 | Philips Nv | Manufacture of semiconductor device |
| US5051378A (en) * | 1988-11-09 | 1991-09-24 | Sony Corporation | Method of thinning a semiconductor wafer |
| JPH05152263A (ja) * | 1991-11-25 | 1993-06-18 | Mitsubishi Materials Corp | 両面研磨機によるシリコンウエーハの片面研磨方法 |
| JPH05259268A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | 半導体装置およびその製造方法 |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
-
1986
- 1986-08-27 JP JP61202241A patent/JPS6356936A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647548A (en) * | 1987-01-09 | 1989-01-11 | Philips Nv | Manufacture of semiconductor device |
| US5051378A (en) * | 1988-11-09 | 1991-09-24 | Sony Corporation | Method of thinning a semiconductor wafer |
| JPH05152263A (ja) * | 1991-11-25 | 1993-06-18 | Mitsubishi Materials Corp | 両面研磨機によるシリコンウエーハの片面研磨方法 |
| JPH05259268A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | 半導体装置およびその製造方法 |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| US8389385B2 (en) | 2009-02-04 | 2013-03-05 | Micron Technology, Inc. | Semiconductor material manufacture |
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