JPS6356954A - 半導体記憶回路装置及び製造方法 - Google Patents
半導体記憶回路装置及び製造方法Info
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- JPS6356954A JPS6356954A JP61203006A JP20300686A JPS6356954A JP S6356954 A JPS6356954 A JP S6356954A JP 61203006 A JP61203006 A JP 61203006A JP 20300686 A JP20300686 A JP 20300686A JP S6356954 A JPS6356954 A JP S6356954A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１個の容量素子と、１個のＭＯＳＦＥＴより
成る半導体記憶回路装置に関し、特に、大記憶容量を有
するＭＯ８型ダイナミックＲＡ Ｍ （Ｒａ −ｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） Ｉｃ最適の、微
細な記憶素子の構造及びその製造方法に関する。
成る半導体記憶回路装置に関し、特に、大記憶容量を有
するＭＯ８型ダイナミックＲＡ Ｍ （Ｒａ −ｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） Ｉｃ最適の、微
細な記憶素子の構造及びその製造方法に関する。
従来、Δ１０Ｓ型ダイナミックＲＡ Ｍは、ワード線と
ディジット線に接成でｔ″Ｌ九１個のＭＱＳＦＥＴとこ
のＭＱＳＦＥＴに接α烙ｎた１個の容量性素子とによっ
て溝底さｊ、る回路を、記憶素子として用いていた。Ｍ
ＱＳＦＥＴ ｉスイッチとして用い容量性素子への電荷
の充放電で情報を記憶し、容量性素子内の充電電荷ｚ１
ＭＯ８ＦＥＴ ｋ介して検出して情報の読み出しを行っ
ていた。
ディジット線に接成でｔ″Ｌ九１個のＭＱＳＦＥＴとこ
のＭＱＳＦＥＴに接α烙ｎた１個の容量性素子とによっ
て溝底さｊ、る回路を、記憶素子として用いていた。Ｍ
ＱＳＦＥＴ ｉスイッチとして用い容量性素子への電荷
の充放電で情報を記憶し、容量性素子内の充電電荷ｚ１
ＭＯ８ＦＥＴ ｋ介して検出して情報の読み出しを行っ
ていた。
＠４図（ａ）〜（ｅ）は、そのような従来のＭＯ８型ダ
イナミックＲＡＭの記憶素子の主要部分の製造に関し、
主要工＠順に示した縦断面図である。まず、第２図（ａ
）の工程で、シリコン基板２１の所定の領域に、約５μ
程度の深さになるように溝状の穴（以下、溝と称す）２
０を形成し、その後シリコン基板２１０表面及び溝２０
の底面と側面に薄い絶縁膜２３及び２２を形成する。次
に、溝２０の内部に、選択的に多結晶シリコン２４？形
成する（第２図（ｂ））。具体的には溝２０の形成が終
了した後、溝２０及びシリコン基板２１の全面をおおっ
て多結晶シリコンを形成し、溝２０を完全に埋め友後、
ＲＩＥ（リアクティブ・イオン・エツチング）法を用い
て、シリコン基板２１の表面の多結晶シリコンをエツチ
ング除去する（エッチバック法）などの方法によって溝
２０を多結晶シリコン２４で埋める。
イナミックＲＡＭの記憶素子の主要部分の製造に関し、
主要工＠順に示した縦断面図である。まず、第２図（ａ
）の工程で、シリコン基板２１の所定の領域に、約５μ
程度の深さになるように溝状の穴（以下、溝と称す）２
０を形成し、その後シリコン基板２１０表面及び溝２０
の底面と側面に薄い絶縁膜２３及び２２を形成する。次
に、溝２０の内部に、選択的に多結晶シリコン２４？形
成する（第２図（ｂ））。具体的には溝２０の形成が終
了した後、溝２０及びシリコン基板２１の全面をおおっ
て多結晶シリコンを形成し、溝２０を完全に埋め友後、
ＲＩＥ（リアクティブ・イオン・エツチング）法を用い
て、シリコン基板２１の表面の多結晶シリコンをエツチ
ング除去する（エッチバック法）などの方法によって溝
２０を多結晶シリコン２４で埋める。
次に、第２図（Ｃ）に示すように、フォトエツチング法
によル、シリコン基板２１と溝２００表面領域を含めた
領域の薄い絶縁膜２３を除去する。その結果、溝２０内
の多結晶シリコン２４とシリコン基板２１の表面の溝２
０に隣接し友領域とが露出さねる。次に、第２図（Ｃ１
で露出せしめた多結晶シリコン２４表面と溝２０に隣接
するシリコン基板２１の表面とを完全におおう第１の領
域と、この第１の領域から所定の間隔をへたてた第２の
領域に、多結晶シリコン層２５．２６を形成する。
によル、シリコン基板２１と溝２００表面領域を含めた
領域の薄い絶縁膜２３を除去する。その結果、溝２０内
の多結晶シリコン２４とシリコン基板２１の表面の溝２
０に隣接し友領域とが露出さねる。次に、第２図（Ｃ１
で露出せしめた多結晶シリコン２４表面と溝２０に隣接
するシリコン基板２１の表面とを完全におおう第１の領
域と、この第１の領域から所定の間隔をへたてた第２の
領域に、多結晶シリコン層２５．２６を形成する。
次に、多結晶シリコン２５．２６’ｉマスクとして半導
体基板２１の表面全体に、例えば砒素（Ａ、）のような
不純物原子をイオン注入法により導入する。さらに、そ
の後装置全体をおおって、第２の絶縁膜２７を形成し、
所定の領域の第２の絶縁膜２７及び絶縁膜２３ｔ−選択
的に除去した後、例えばアルミニクムなどより成る金属
配線層２９を形成してＭＣＪＳ型ダイ型ダイグミツクＲ
ＡＭ素子を得る（第２図（ｅ））。
体基板２１の表面全体に、例えば砒素（Ａ、）のような
不純物原子をイオン注入法により導入する。さらに、そ
の後装置全体をおおって、第２の絶縁膜２７を形成し、
所定の領域の第２の絶縁膜２７及び絶縁膜２３ｔ−選択
的に除去した後、例えばアルミニクムなどより成る金属
配線層２９を形成してＭＣＪＳ型ダイ型ダイグミツクＲ
ＡＭ素子を得る（第２図（ｅ））。
第２図（ｅ）において、イオン注入によって形成された
砒素の不純物領域２８ａ、２８ｂはそ扛ぞれ、ソース及
びドレイン領域となり、多結晶シリコン２６？ゲート電
極とするＭＱＳＦＥＴ ｔ−形成する。
砒素の不純物領域２８ａ、２８ｂはそ扛ぞれ、ソース及
びドレイン領域となり、多結晶シリコン２６？ゲート電
極とするＭＱＳＦＥＴ ｔ−形成する。
一方、イオン注入による砒素は多結晶シリコン２５゜２
６にも導入され、さらにシリコン基板２１内にも拡散し
て不純物層２８Ｃｋ形成するので、ドレイン領域２８ｂ
は、多結晶シリコン２５によって溝２０内の多結晶シリ
コン２４に接祝さｉＬる。その結果％ＭＯ８ＦＥＴのゲ
ート電極となる多結晶シリコン２６に電気信号を与えて
、ＭＱＳＦＥＴをスイッチングさせる事により、前記金
属配線層２９より供給嘔ｔｆＣ電衝を、溝内の多結晶７
リコン２４と１絶縁膜２２とシリコン基板２１とで形成
さむ、るＷｎ性累子に蓄積する事が可能なＭＯ８型ダイ
ナミック几ＡＭの記憶累子？構成することが出来る。
６にも導入され、さらにシリコン基板２１内にも拡散し
て不純物層２８Ｃｋ形成するので、ドレイン領域２８ｂ
は、多結晶シリコン２５によって溝２０内の多結晶シリ
コン２４に接祝さｉＬる。その結果％ＭＯ８ＦＥＴのゲ
ート電極となる多結晶シリコン２６に電気信号を与えて
、ＭＱＳＦＥＴをスイッチングさせる事により、前記金
属配線層２９より供給嘔ｔｆＣ電衝を、溝内の多結晶７
リコン２４と１絶縁膜２２とシリコン基板２１とで形成
さむ、るＷｎ性累子に蓄積する事が可能なＭＯ８型ダイ
ナミック几ＡＭの記憶累子？構成することが出来る。
上述したようＶＣ１従来のΔ１０Ｓ型ダイナミックＲＡ
Ｍ用の記憶素子は１個のＭＱＳＦＥＴ と１］固の容
量性素子よシ成る非常に単純な構造になっているが、１
つの半導体チップに形成場詐るＭ Ｕ Ｓ型ダイナミッ
クＲＡＭの記憶容量の増大に対する要求は・濾く、なお
−層記憶素子の占有面積の縮少、微細化が迫られている
。従来０ＭＯ８型ダイナミックＲＡＭ用記憶素子を微細
化するうえで、ひとつの制約になっている要素を第５図
に示した図を用いて説明する。
Ｍ用の記憶素子は１個のＭＱＳＦＥＴ と１］固の容
量性素子よシ成る非常に単純な構造になっているが、１
つの半導体チップに形成場詐るＭ Ｕ Ｓ型ダイナミッ
クＲＡＭの記憶容量の増大に対する要求は・濾く、なお
−層記憶素子の占有面積の縮少、微細化が迫られている
。従来０ＭＯ８型ダイナミックＲＡＭ用記憶素子を微細
化するうえで、ひとつの制約になっている要素を第５図
に示した図を用いて説明する。
第５図は、従来のＭ（ＪＳ型ダイナミックＲＡＭ用記憶
素子の主決部の断面を表わしている。微、慣化するうえ
での制約は、従来のへ１０Ｓ型ダイナミックＢＡＭ用紀
１：ば素子の製造上の限界に関している。この製造上の
限界を犬定するひとつの要素は、最小カロエ寸法である
。第３図において、ｉＡ口部３２の寸法をＸ、ゲート電
極としての多結晶シリコン層２６と多結晶シリコン層３
５との間隔１ｋＺとすると、Ｘ及びＺは、最小加工寸法
（Ｍｍとする）で製造畑れなければならない。一方、他
の製造上の要素はマスク合わせ精度（Ａｍとする）であ
る。
素子の主決部の断面を表わしている。微、慣化するうえ
での制約は、従来のへ１０Ｓ型ダイナミックＢＡＭ用紀
１：ば素子の製造上の限界に関している。この製造上の
限界を犬定するひとつの要素は、最小カロエ寸法である
。第３図において、ｉＡ口部３２の寸法をＸ、ゲート電
極としての多結晶シリコン層２６と多結晶シリコン層３
５との間隔１ｋＺとすると、Ｘ及びＺは、最小加工寸法
（Ｍｍとする）で製造畑れなければならない。一方、他
の製造上の要素はマスク合わせ精度（Ａｍとする）であ
る。
多結晶シリコン２５は、開口部３２をおおう構造でなけ
詐ばならないが、その場合マスク合わせ精度以上の余裕
がなけれはならない。多結晶シリコン２５が開口部３２
全おおう寸法をＹとすると、Ｙ：Ａｍとなる。これらの
製造上の限界を考慮すると、第３図において、ＭＯ８Ｆ
’ＥＴ と容！素子との間隔りは次のように表わされ
る。
詐ばならないが、その場合マスク合わせ精度以上の余裕
がなけれはならない。多結晶シリコン２５が開口部３２
全おおう寸法をＹとすると、Ｙ：Ａｍとなる。これらの
製造上の限界を考慮すると、第３図において、ＭＯ８Ｆ
’ＥＴ と容！素子との間隔りは次のように表わされ
る。
Ｌ＝Ｘ＋Ｙ＋Ｚ＝２Ｍｍ十Ａｍ
一方、ゲート電極としての多結晶シリコン２６及び容量
性素子を形成する多結晶シリコン２４と全考慮し、さら
に、隣接した他の記憶素子との間隔も考えると、全体と
して記憶素子の断面長さはＩ、 ＋ ４ Ｍ□ 程度に
なる。
性素子を形成する多結晶シリコン２４と全考慮し、さら
に、隣接した他の記憶素子との間隔も考えると、全体と
して記憶素子の断面長さはＩ、 ＋ ４ Ｍ□ 程度に
なる。
ここで、記憶素子の全体の長ざに対するＬの割合？考え
てみる。
てみる。
Ｒ＝Ｌ／Ｌ＋ ４Ｍ、、＝ ２ｍｍ＋Ａｍ／６Δ’ｍ十
Ａｍ求める量は上式で与えられるが、例に ｂ−＝ １
μ。
Ａｍ求める量は上式で与えられるが、例に ｂ−＝ １
μ。
Ａｍ＝α３μ とすｎば Ｒ＝０．３７となり、約３７
チを得る。つまり、記ｔは素子のｉ’Ｊ（ＪＳＦＥＴ
と容量性素子との間隔だけで、全体の３７％を占めてい
る手が解る。
チを得る。つまり、記ｔは素子のｉ’Ｊ（ＪＳＦＥＴ
と容量性素子との間隔だけで、全体の３７％を占めてい
る手が解る。
本発明によｎば、従来のＭ（ＪＳ型ダイナミックＲＡＡ
４の記憶素子の構造において、微細化（小型化）を妨げ
るひとつの擬因であった。Ｍ（ＪＳＦＥＴと容量性素子
との間隔金小さくすることが可能な構造を与えるもので
、具体的には、へ１（ＪＳＦＥＴ と容！注素子を接続
する多結晶シリコンＩｎｋ容量性素子の表面領域を含む
シリコン基板内に埋め込む構造？ｆ−有している。
４の記憶素子の構造において、微細化（小型化）を妨げ
るひとつの擬因であった。Ｍ（ＪＳＦＥＴと容量性素子
との間隔金小さくすることが可能な構造を与えるもので
、具体的には、へ１（ＪＳＦＥＴ と容！注素子を接続
する多結晶シリコンＩｎｋ容量性素子の表面領域を含む
シリコン基板内に埋め込む構造？ｆ−有している。
上述したように従来のｂｉｏｓ型ダイナミック＆Ｗ用記
憶素子では記・しは素子の寸法においてＭ（ＪＳＦＥＴ
と、容量性素子との間隔の占める割合が大きく、全体の
１／３強？占めていたのに対し、本発明によｎは、そ詐
らの間隔を、マスク合わせ精度の２倍程度にまで縮少さ
せる事が出来上の結果記憶素子の寸法を約２／３程度に
まで小型化出来る。
憶素子では記・しは素子の寸法においてＭ（ＪＳＦＥＴ
と、容量性素子との間隔の占める割合が大きく、全体の
１／３強？占めていたのに対し、本発明によｎは、そ詐
らの間隔を、マスク合わせ精度の２倍程度にまで縮少さ
せる事が出来上の結果記憶素子の寸法を約２／３程度に
まで小型化出来る。
第１図（ａ）〜（ｂ）は、本発明の一実旅例をその製造
工程順に示したものでるる。
工程順に示したものでるる。
１ず、第１図（ａｌの工程で、シリコン基板１１の所定
の領域に、約５μ程度の深さになるように溝状の穴（以
下、溝と称す）１を形成しｔ後、シリコン基板１１０表
面及び溝１の底面と側面に薄い第１の絶縁膜１３及び１
２を形成する。次に、溝ｌ内部に選択的に多結晶シリコ
ン１４を形成する（第１図（ｂ））。次に、第１図（Ｃ
１に示すように、溝１の表面金おおって、賂らにシリコ
ン基板］１の表面の溝１に隣接した領域にまたがった領
域に、溝２を形成する。この溝２ばちＩＬりも浅く形成
することが重要であ６０次に、溝２内にのみ選択的に多
結晶ンリコン１５を形成し、第１図（ｄ）Ｃ）構造？得
る。
の領域に、約５μ程度の深さになるように溝状の穴（以
下、溝と称す）１を形成しｔ後、シリコン基板１１０表
面及び溝１の底面と側面に薄い第１の絶縁膜１３及び１
２を形成する。次に、溝ｌ内部に選択的に多結晶シリコ
ン１４を形成する（第１図（ｂ））。次に、第１図（Ｃ
１に示すように、溝１の表面金おおって、賂らにシリコ
ン基板］１の表面の溝１に隣接した領域にまたがった領
域に、溝２を形成する。この溝２ばちＩＬりも浅く形成
することが重要であ６０次に、溝２内にのみ選択的に多
結晶ンリコン１５を形成し、第１図（ｄ）Ｃ）構造？得
る。
次に、この溝２内に形成した多結晶シリコン１５０表面
に絶縁膜１５３を形成した後、前記絶縁膜１５ａＫ＠接
したシリコン基板１１上の絶縁膜１３上にゲート電極と
しての多結晶シリコン１６を形成する（第１図（ｅ））
。次に、多結晶シリコン１６をマスクにして、装置全体
に、列えは砒素（Ａ５）原子をイオン注入する事により
、多結晶シリコン１６におおわｎている領域を除いたシ
リコン基板１１０表面に不純物領域１８ａ、１８ｂを形
成する事が出来る（第１図（ｆ））。ここで、溝１内の
多結晶シリコン１４の表面に形成さ詐た多結晶シリコン
１５は、側面においてシリコン基板１１と接αしている
ため、不純物領域１８ｂと溝１内の多結晶シリコン１４
とは電気的に接続さｎる。次に、第１図（ｇ）に示すよ
うに装置全体に絶Ｒ膜１７？形成し、所定の領域の絶縁
膜１７及び絶縁膜１３を選択的に除去した後、例えばア
ルミニウムなどによる金属配線層１９を形成してＭ（Ｊ
Ｓ型ダイナミックＲＡ Ｍの記憶素子を得る（第１図（
ｂ））。
に絶縁膜１５３を形成した後、前記絶縁膜１５ａＫ＠接
したシリコン基板１１上の絶縁膜１３上にゲート電極と
しての多結晶シリコン１６を形成する（第１図（ｅ））
。次に、多結晶シリコン１６をマスクにして、装置全体
に、列えは砒素（Ａ５）原子をイオン注入する事により
、多結晶シリコン１６におおわｎている領域を除いたシ
リコン基板１１０表面に不純物領域１８ａ、１８ｂを形
成する事が出来る（第１図（ｆ））。ここで、溝１内の
多結晶シリコン１４の表面に形成さ詐た多結晶シリコン
１５は、側面においてシリコン基板１１と接αしている
ため、不純物領域１８ｂと溝１内の多結晶シリコン１４
とは電気的に接続さｎる。次に、第１図（ｇ）に示すよ
うに装置全体に絶Ｒ膜１７？形成し、所定の領域の絶縁
膜１７及び絶縁膜１３を選択的に除去した後、例えばア
ルミニウムなどによる金属配線層１９を形成してＭ（Ｊ
Ｓ型ダイナミックＲＡ Ｍの記憶素子を得る（第１図（
ｂ））。
第１図（ｈ）において、イオン注入による砒素の不純物
領域１８ａ、１８ｂはそｎぞｎソース及びドレイン領域
となジ、多結晶シリコン１６ｔ−ゲート電極とするＭＯ
ＳＦＥＴ を形成する。溝１内の多結晶シリコン１４と
絶縁膜１２とシリコン基板１１とは容量性素子を形成す
る。このようにして、１個のＭ（ＪＳＦＥＴ と１個の
容量性素子とが組み合せられ九記憶素子が得られる。
領域１８ａ、１８ｂはそｎぞｎソース及びドレイン領域
となジ、多結晶シリコン１６ｔ−ゲート電極とするＭＯ
ＳＦＥＴ を形成する。溝１内の多結晶シリコン１４と
絶縁膜１２とシリコン基板１１とは容量性素子を形成す
る。このようにして、１個のＭ（ＪＳＦＥＴ と１個の
容量性素子とが組み合せられ九記憶素子が得られる。
かかる記憶素子の主要部を拡大しｔ第２図を用いて多結
晶シリコン１６と１４間の間隔を説明する。こｎら多結
晶シリコン１６と１４間には多結晶シリコン１５があり
、この多結晶シリコン１４から延長する部分の長さをＹ
“とすると、このＹ“は多結晶シリコン１５を形成する
時のマスク合せ余裕度に等しくすることができる。多結
晶シリコン１５と１６との間隔をＹ′とすると、このＹ
も多結晶シリコン１６を形成する時のマスク合せ余裕度
に等しくすることができる。従って、最小間隔としては
Ｙ’ ＋Ｙ“でアリ、マスク合せ余裕度の２倍となる
。
晶シリコン１６と１４間の間隔を説明する。こｎら多結
晶シリコン１６と１４間には多結晶シリコン１５があり
、この多結晶シリコン１４から延長する部分の長さをＹ
“とすると、このＹ“は多結晶シリコン１５を形成する
時のマスク合せ余裕度に等しくすることができる。多結
晶シリコン１５と１６との間隔をＹ′とすると、このＹ
も多結晶シリコン１６を形成する時のマスク合せ余裕度
に等しくすることができる。従って、最小間隔としては
Ｙ’ ＋Ｙ“でアリ、マスク合せ余裕度の２倍となる
。
第３図（ａ）〜（ｄ）に本発明の他の笑施例全示す。
第３図（ａ）は、シリコン基板５１の所定の領域に、容
量性素子となる溝を形成した後、溝の側面及び底面に薄
い絶縁膜５２を形成し、さらに、溝の内部に選択的に多
結晶シリコン５４を形成した状態を示している。なお、
溝を除くシリコン基板５１０表面には１ゲート絶縁膜と
なる薄い絶縁膜５３を絶縁膜５２と同時に形成する。次
に、第３図（ｂ）に示すように、フォトレジスト５９１
：塗布してフォトエツチング法により、溝の表面部の薄
い絶縁膜５３及び５２を選択的に除去することに工）、
多結晶シリコン５４の表面領域の一部とそこに隣接した
シリコン基板の表面領域の一部を露出させる。次に、絶
縁膜５２．５３が除去された部分に多結晶シリコン５５
を選択的に設け、第３図（ａに示すように、多結晶シリ
コン５４とシリコン基板５１の隣接し几領域とを電気的
に接続する。次に、第３図（ｄｌに示すように絶縁膜５
３上の所定の領域よ勺具体的には、多結晶シリコン５５
から所定間隔離した領域にゲートを極としての多結晶シ
リコ７５６金形成し、この多結晶シリコン５６をマスク
にして、例えば砒素（ＡＳ）のような不純物を、シリコ
ン基板５１の表面に導入し、ＭＯＳＦＥＴのソース・ド
レイン領域とする。以後の工程は第１図（ｇ）以後と同
じである。
量性素子となる溝を形成した後、溝の側面及び底面に薄
い絶縁膜５２を形成し、さらに、溝の内部に選択的に多
結晶シリコン５４を形成した状態を示している。なお、
溝を除くシリコン基板５１０表面には１ゲート絶縁膜と
なる薄い絶縁膜５３を絶縁膜５２と同時に形成する。次
に、第３図（ｂ）に示すように、フォトレジスト５９１
：塗布してフォトエツチング法により、溝の表面部の薄
い絶縁膜５３及び５２を選択的に除去することに工）、
多結晶シリコン５４の表面領域の一部とそこに隣接した
シリコン基板の表面領域の一部を露出させる。次に、絶
縁膜５２．５３が除去された部分に多結晶シリコン５５
を選択的に設け、第３図（ａに示すように、多結晶シリ
コン５４とシリコン基板５１の隣接し几領域とを電気的
に接続する。次に、第３図（ｄｌに示すように絶縁膜５
３上の所定の領域よ勺具体的には、多結晶シリコン５５
から所定間隔離した領域にゲートを極としての多結晶シ
リコ７５６金形成し、この多結晶シリコン５６をマスク
にして、例えば砒素（ＡＳ）のような不純物を、シリコ
ン基板５１の表面に導入し、ＭＯＳＦＥＴのソース・ド
レイン領域とする。以後の工程は第１図（ｇ）以後と同
じである。
以上、説明したように、本発明は１個のＭＯＳＦＥＴ
と、１個の容量性素子から構成と詐るＭＯ８型ダイナミ
ックＲＡＭ用記憶素子のＭＯＳＦＥＴのドレイン領域と
、容量性素子の電荷蓄積領域とをシリコン基板中に埋設
された多結晶シリコン層を介して電気的に構成せしめる
ものでその結果ＭＯ８ＦＥＴと容量性素子との間隔を大
幅に縮める事が可能にできる効果がある。
と、１個の容量性素子から構成と詐るＭＯ８型ダイナミ
ックＲＡＭ用記憶素子のＭＯＳＦＥＴのドレイン領域と
、容量性素子の電荷蓄積領域とをシリコン基板中に埋設
された多結晶シリコン層を介して電気的に構成せしめる
ものでその結果ＭＯ８ＦＥＴと容量性素子との間隔を大
幅に縮める事が可能にできる効果がある。
より具体的には、従来記憶素子寸法の約３７％を占めて
いｆｃＭＯ８ＦＥＴと容量性素子との間隔を、２にのマ
スク合わせ精夏（約５％根囲）に縮小することができる
。その結果記ｔｉ累子寸法は従来の約２／３１Ｃするこ
とが可能になり、その分、記憶容量を増大させる事が可
能になる。
いｆｃＭＯ８ＦＥＴと容量性素子との間隔を、２にのマ
スク合わせ精夏（約５％根囲）に縮小することができる
。その結果記ｔｉ累子寸法は従来の約２／３１Ｃするこ
とが可能になり、その分、記憶容量を増大させる事が可
能になる。
第１図（ａｌ〜（ｈ）は本発明の一実施例による半導体
記憶回路装置の主要製造工程？示す断面図、第２図は本
発明の一実施例の主要部の拡大ｉｒＴ面図、第３図（ａ
）〜（ｄ）は不発明の他の実施例による半導体記憶回路
装置の主要製造工程を示す断面図、第４図（ａ）〜（ｅ
）は従来のＭ、ｒＪＳ型ダ型ダイナジックＲＡＭ憶素子
の主要製造工８を示す断面図、第５図は従来のＭ ＯＳ
型ダイナミックＲＡ Ｍ （Ｄ主要部の拡大断面図であ
る。 １１．２１．５１・・・・・・シリコン基板、ｌ ２．
１３゜２２．２３，５２，５３・・・・・・薄い絶縁膜
、１４゜１５．１６，２４，２５，２６，５４，５５，
５６・・・・・・多結晶シリコン、１８ａ、１８ｂ、２
８ａ。 ２８ｂ・・・・・・不純物領域、１９．２９・・・・・
・アルミニウム配線層。 代理人 弁理士 内 原 晋 ゝ−ユ・、Ｈ
ｉ７ 諮４図 易５区 第２区
記憶回路装置の主要製造工程？示す断面図、第２図は本
発明の一実施例の主要部の拡大ｉｒＴ面図、第３図（ａ
）〜（ｄ）は不発明の他の実施例による半導体記憶回路
装置の主要製造工程を示す断面図、第４図（ａ）〜（ｅ
）は従来のＭ、ｒＪＳ型ダ型ダイナジックＲＡＭ憶素子
の主要製造工８を示す断面図、第５図は従来のＭ ＯＳ
型ダイナミックＲＡ Ｍ （Ｄ主要部の拡大断面図であ
る。 １１．２１．５１・・・・・・シリコン基板、ｌ ２．
１３゜２２．２３，５２，５３・・・・・・薄い絶縁膜
、１４゜１５．１６，２４，２５，２６，５４，５５，
５６・・・・・・多結晶シリコン、１８ａ、１８ｂ、２
８ａ。 ２８ｂ・・・・・・不純物領域、１９．２９・・・・・
・アルミニウム配線層。 代理人 弁理士 内 原 晋 ゝ−ユ・、Ｈ
ｉ７ 諮４図 易５区 第２区
Claims (2)
- （１）一導電型のシリコン基板の主表面に形成された第
１の溝と、前記第１の溝の側壁及び底面に形成された誘
電体膜と、前記第１の溝の内部の前誘電体膜上に前記第
１の溝を埋めるように形成された第１の多結晶シリコン
と、前記第１の多結晶シリコン表面から前記シリコン基
板の主表面に連続して形成された第２の溝と、該第２の
溝内に形成された第２の多結晶シリコンと、前記シリコ
ン基板上に前記第２の多結晶シリコンと離間して絶縁膜
を介して形成された第３の多結晶シリコンと、前記第３
の多結晶シリコンに隣接する部分の前記シリコン基板表
面部に形成された他の導電型の第１および第２の領域と
を有することを特徴とする半導体記憶回路装置。 - （２）一導電型のシリコン基板の主表面に第１の溝を形
成する工程と、前記第１の溝の側面及び底面に誘電体膜
を形成する工程と、前記第１の溝の内部に第１の多結晶
シリコンを形成する工程と、前記第１の溝の表面領域か
ら前記シリコン基板の表面領域に連続する領域に第２の
溝を形成する工程と、前記第２の溝に第２の多結晶シリ
コンを形成する工程と、前記第１の溝から所定の間隔を
へだててＭＯＳＦＥＴを形成する工程とを含み、前記Ｍ
ＯＳＦＥＴのソースまたはドレイン領域の一方は前記第
２の多結晶シリコンを介して、前記第１の多結晶シリコ
ンと電気的に接続している事を特徴とする半導体記憶回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203006A JPS6356954A (ja) | 1986-08-28 | 1986-08-28 | 半導体記憶回路装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203006A JPS6356954A (ja) | 1986-08-28 | 1986-08-28 | 半導体記憶回路装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356954A true JPS6356954A (ja) | 1988-03-11 |
Family
ID=16466771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203006A Pending JPS6356954A (ja) | 1986-08-28 | 1986-08-28 | 半導体記憶回路装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252359A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108163A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | 半導体記憶装置の製造方法 |
-
1986
- 1986-08-28 JP JP61203006A patent/JPS6356954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108163A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | 半導体記憶装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252359A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 半導体装置の製造方法 |
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