JPH08160107A - 半導体メモリ試験装置の位相調整回路 - Google Patents
半導体メモリ試験装置の位相調整回路Info
- Publication number
- JPH08160107A JPH08160107A JP6330123A JP33012394A JPH08160107A JP H08160107 A JPH08160107 A JP H08160107A JP 6330123 A JP6330123 A JP 6330123A JP 33012394 A JP33012394 A JP 33012394A JP H08160107 A JPH08160107 A JP H08160107A
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- JP
- Japan
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- flip
- flop
- delay
- mut
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- 238000012360 testing method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title description 7
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 同じ動作をする部分を共通化して、ハードウ
ェアの規模が大きくなることを阻止するような回路構成
の位相調整回路を実現する。 【構成】 ＲＥＦ信号をクロックとして印加試験パター
ン及び遅延設定値を取り込むフリップフロップ１０を設
ける。そして、上記フリップフロップ１０の出力を、複
数に分配し、分配した個々の経路に、フリップフロップ
１０から各ＭＵＴまでの遅延時間のばらつきを補正する
スキュー調整データと、プログラムにより設定される遅
延設定値を加算器１２Ａ及び加算器１２Ｂで加算して制
御する、各ＭＵＴ毎に対応したタイムディレイ回路１１
Ａ及びタイムディレイ回路１１Ｂを設ける。
ェアの規模が大きくなることを阻止するような回路構成
の位相調整回路を実現する。 【構成】 ＲＥＦ信号をクロックとして印加試験パター
ン及び遅延設定値を取り込むフリップフロップ１０を設
ける。そして、上記フリップフロップ１０の出力を、複
数に分配し、分配した個々の経路に、フリップフロップ
１０から各ＭＵＴまでの遅延時間のばらつきを補正する
スキュー調整データと、プログラムにより設定される遅
延設定値を加算器１２Ａ及び加算器１２Ｂで加算して制
御する、各ＭＵＴ毎に対応したタイムディレイ回路１１
Ａ及びタイムディレイ回路１１Ｂを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、少品種大量生産される
半導体メモリデバイスに与える、タイムディレイを含む
印加試験パターンを発生する、半導体メモリ試験装置の
位相調整回路に関するものである。
半導体メモリデバイスに与える、タイムディレイを含む
印加試験パターンを発生する、半導体メモリ試験装置の
位相調整回路に関するものである。
【０００２】
【従来の技術】図２に従来の半導体メモリ試験装置の位
相調整回路を示す。この回路においては、複数のＭＵＴ
（Memory Under Test ）に対して、それぞれ専用のフリ
ップフロップ１０Ａ及びフリップフロップ１０Ｂ、加算
器１２Ａ及び加算器１２Ｂ、タイムディレイ回路１１Ａ
及びタイムディレイ回路１１Ｂが構成されている。各フ
リップフロップ１０Ａ及びフリップフロップ１０Ｂに
は、各ＭＵＴに対して独立した、印加試験パターンＡ及
び印加試験パターンＢ、遅延設定値Ａ及び遅延設定値Ｂ
が、試験周期を示すＲＥＦ信号によって取り込まれる。
フリップフロップ１０Ａ及びフリップフロップ１０Ｂに
取り込まれた遅延設定値Ａ及び遅延設定値Ｂは、フリッ
プフロップ１０ＡからＭＵＴ−Ａまでの遅延時間、フリ
ップフロップ１０ＢからＭＵＴ−Ｂまでの遅延時間のば
らつきをそれぞれ補正するスキュー調整データＡ及びス
キュー調整データＢと、加算器１２Ａ及び加算器１２Ｂ
で加算される。加算器１２Ａ及び加算器１２Ｂの出力、
遅延設定データＡ及び遅延設定データＢは、それぞれタ
イムディレイ回路１１Ａ及びタイムディレイ回路１１Ｂ
を制御し、ＭＵＴ−Ａ及びＭＵＴ−Ｂに同じタイミング
の信号を供給する。
相調整回路を示す。この回路においては、複数のＭＵＴ
（Memory Under Test ）に対して、それぞれ専用のフリ
ップフロップ１０Ａ及びフリップフロップ１０Ｂ、加算
器１２Ａ及び加算器１２Ｂ、タイムディレイ回路１１Ａ
及びタイムディレイ回路１１Ｂが構成されている。各フ
リップフロップ１０Ａ及びフリップフロップ１０Ｂに
は、各ＭＵＴに対して独立した、印加試験パターンＡ及
び印加試験パターンＢ、遅延設定値Ａ及び遅延設定値Ｂ
が、試験周期を示すＲＥＦ信号によって取り込まれる。
フリップフロップ１０Ａ及びフリップフロップ１０Ｂに
取り込まれた遅延設定値Ａ及び遅延設定値Ｂは、フリッ
プフロップ１０ＡからＭＵＴ−Ａまでの遅延時間、フリ
ップフロップ１０ＢからＭＵＴ−Ｂまでの遅延時間のば
らつきをそれぞれ補正するスキュー調整データＡ及びス
キュー調整データＢと、加算器１２Ａ及び加算器１２Ｂ
で加算される。加算器１２Ａ及び加算器１２Ｂの出力、
遅延設定データＡ及び遅延設定データＢは、それぞれタ
イムディレイ回路１１Ａ及びタイムディレイ回路１１Ｂ
を制御し、ＭＵＴ−Ａ及びＭＵＴ−Ｂに同じタイミング
の信号を供給する。
【０００３】
【発明が解決しようとする課題】以上のように、従来の
位相調整回路は、複数のＭＵＴに対し、それぞれ独立し
て、印加試験パターン及び遅延設定値を与えていた。し
かし、半導体メモリデバイスのように、少品種大量生産
の場合においては、複数のＭＵＴに対する、この印加試
験パターン及び遅延設定値が同じデータになる。このた
め、同じ印加試験パターン・データ及び遅延設定データ
を外部メモリに重複して記憶することになり、無駄があ
った。本発明は、同じ動作をする部分を共通化して、ハ
ードウェアの規模が大きくなることを阻止するような回
路構成の位相調整回路を実現することを目的としてい
る。
位相調整回路は、複数のＭＵＴに対し、それぞれ独立し
て、印加試験パターン及び遅延設定値を与えていた。し
かし、半導体メモリデバイスのように、少品種大量生産
の場合においては、複数のＭＵＴに対する、この印加試
験パターン及び遅延設定値が同じデータになる。このた
め、同じ印加試験パターン・データ及び遅延設定データ
を外部メモリに重複して記憶することになり、無駄があ
った。本発明は、同じ動作をする部分を共通化して、ハ
ードウェアの規模が大きくなることを阻止するような回
路構成の位相調整回路を実現することを目的としてい
る。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の位相調整回路においては、印加試験パター
ンを、複数個のＭＵＴに対して、プログラムで設定した
遅延設定値を与えて印加する回路において、ＲＥＦ（試
験周期）信号をクロックとして、印加試験パターン及び
遅延設定値を取り込むフリップフロップ１０を設けてい
る。そして、上記フリップフロップ１０の出力を、複数
に分配し、分配した個々の経路に、フリップフロップ１
０から各ＭＵＴまでの遅延時間のばらつきを補正するス
キュー調整データと、プログラムにより設定される遅延
設定値を加算器１２Ａ及び加算器１２Ｂで加算して制御
する、各ＭＵＴ毎に対応したタイムディレイ回路１１Ａ
及びタイムディレイ回路１１Ｂを設ける。
に、本発明の位相調整回路においては、印加試験パター
ンを、複数個のＭＵＴに対して、プログラムで設定した
遅延設定値を与えて印加する回路において、ＲＥＦ（試
験周期）信号をクロックとして、印加試験パターン及び
遅延設定値を取り込むフリップフロップ１０を設けてい
る。そして、上記フリップフロップ１０の出力を、複数
に分配し、分配した個々の経路に、フリップフロップ１
０から各ＭＵＴまでの遅延時間のばらつきを補正するス
キュー調整データと、プログラムにより設定される遅延
設定値を加算器１２Ａ及び加算器１２Ｂで加算して制御
する、各ＭＵＴ毎に対応したタイムディレイ回路１１Ａ
及びタイムディレイ回路１１Ｂを設ける。
【０００５】
【作用】上記のように構成された位相調整回路において
は、印加試験パターン・データや遅延設定データを格納
する外部メモリや、フリップフロップ回路が、ＭＵＴの
個数分の１に縮小できる。また、ＲＥＦ信号のクロック
分配負担を軽減できるため、全体として、ハードウェア
の規模が増大することを防止できる。
は、印加試験パターン・データや遅延設定データを格納
する外部メモリや、フリップフロップ回路が、ＭＵＴの
個数分の１に縮小できる。また、ＲＥＦ信号のクロック
分配負担を軽減できるため、全体として、ハードウェア
の規模が増大することを防止できる。
【０００６】
【実施例】図１に本発明の実施回路例を示す。この回路
は、ＲＥＦ信号をクロックとして、印加試験パターン及
び遅延設定値を取り込むフリップフロップ１０と、上記
フリップフロップ１０の出力を、複数に分配し、分配し
た個々の経路に、フリップフロップ１０から各ＭＵＴま
での遅延時間のばらつきを補正するスキュー調整データ
と、プログラムにより設定される遅延設定値を加算器１
２Ａ及び加算器１２Ｂで加算して制御する、各ＭＵＴ毎
に対応したタイムディレイ回路１１Ａ及びタイムディレ
イ回路１１Ｂとで構成される。同じ型の半導体メモリを
複数個同時に試験する場合、それぞれの被試験メモリに
対し、同じタイミングで、同じパターンの試験信号を印
加すればよい。そこで、プログラムで指定する印加試験
パターン及び遅延設定値については、１つのフリップフ
ロップ１０に、試験周期で発生するＲＥＦ信号をクロッ
クとして取り込む。フリップフロップ１０の出力は、複
数に分配され、フリップフロップ１０から各ＭＵＴまで
の試験パターンの伝播時間のばらつきを補正するスキュ
ー調整データと遅延設定値を、各ＭＵＴに対応した加算
器で加算し、試験パターンを遅延させる各ＭＵＴに対応
したタイムディレイ回路で遅延させて、各ＭＵＴに供給
している。
は、ＲＥＦ信号をクロックとして、印加試験パターン及
び遅延設定値を取り込むフリップフロップ１０と、上記
フリップフロップ１０の出力を、複数に分配し、分配し
た個々の経路に、フリップフロップ１０から各ＭＵＴま
での遅延時間のばらつきを補正するスキュー調整データ
と、プログラムにより設定される遅延設定値を加算器１
２Ａ及び加算器１２Ｂで加算して制御する、各ＭＵＴ毎
に対応したタイムディレイ回路１１Ａ及びタイムディレ
イ回路１１Ｂとで構成される。同じ型の半導体メモリを
複数個同時に試験する場合、それぞれの被試験メモリに
対し、同じタイミングで、同じパターンの試験信号を印
加すればよい。そこで、プログラムで指定する印加試験
パターン及び遅延設定値については、１つのフリップフ
ロップ１０に、試験周期で発生するＲＥＦ信号をクロッ
クとして取り込む。フリップフロップ１０の出力は、複
数に分配され、フリップフロップ１０から各ＭＵＴまで
の試験パターンの伝播時間のばらつきを補正するスキュ
ー調整データと遅延設定値を、各ＭＵＴに対応した加算
器で加算し、試験パターンを遅延させる各ＭＵＴに対応
したタイムディレイ回路で遅延させて、各ＭＵＴに供給
している。
【０００７】
【発明の効果】本発明は、以上説明したように構成され
ているので、複数個同時に同型のＭＵＴを測定すること
を前提とした半導体メモリ試験装置においては、ハード
ウェアの規模が、同時測定個数に比例して増大すること
を防止することができる位相調整回路を実現している。
ているので、複数個同時に同型のＭＵＴを測定すること
を前提とした半導体メモリ試験装置においては、ハード
ウェアの規模が、同時測定個数に比例して増大すること
を防止することができる位相調整回路を実現している。
【図面の簡単な説明】
【図１】本発明の位相調整回路ブロック図である。
【図２】従来の位相調整回路ブロック図である。
１０、１０Ａ、１０Ｂ フリップフロップ １１Ａ、１１Ｂ タイムディレイ回路 １２Ａ、１２Ｂ 加算器
Claims (1)
- 【請求項１】 印加試験パターンを、複数個のＭＵＴに
対して、プログラムで設定した遅延設定値を与えて印加
する回路において、 試験周期信号をクロックとして印加試験パターン及び遅
延設定値を取り込むフリップフロップ（１０）を設け、 上記フリップフロップ（１０）の出力を、複数に分配
し、分配した個々の経路に、フリップフロップ（１０）
から各ＭＵＴまでの遅延時間のばらつきを補正するスキ
ュー調整データと、プログラムにより設定される遅延設
定値を加算器（１２Ａ及び１２Ｂ）で加算して制御す
る、各ＭＵＴ毎に対応したタイムディレイ回路（１１Ａ
及び１１Ｂ）を設け、 以上を具備することを特徴とする半導体メモリ試験装置
の位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330123A JPH08160107A (ja) | 1994-12-06 | 1994-12-06 | 半導体メモリ試験装置の位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330123A JPH08160107A (ja) | 1994-12-06 | 1994-12-06 | 半導体メモリ試験装置の位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08160107A true JPH08160107A (ja) | 1996-06-21 |
Family
ID=18229068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6330123A Pending JPH08160107A (ja) | 1994-12-06 | 1994-12-06 | 半導体メモリ試験装置の位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08160107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
-
1994
- 1994-12-06 JP JP6330123A patent/JPH08160107A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |