JPS635784B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 発明の技術分野 本発明は、誤り訂正機能を有するメモリをもつ
データ処理システムにおけるメモリ管理制御方式
に関する。

(ロ) 従来技術と問題点 メモリが高集積化するにつれて、メモリシステ
ムへの誤り訂正方式の導入が一般に行われるよう
になつた。この誤り訂正の目的は、メモリの読出
し、書込み時に発生する一時的なエラーにより生
じた、またはメモリに保存中に生じた部分的なデ
ータの障害を修正して、正常なデータが得られる
ようにするものである。特に高集積化したメモリ
のデータは、放射線等の外部環境要因により、時
間的に増大する確率でデータの障害が発生するこ
とが言われている。これに対しては、一語中の誤
まりビツト数が誤り訂正回路の訂正能力を越えな
い範囲の周期で巡回して誤まり訂正をする回路を
持つことが実施されている。一方でこのメモリを
実際に使用するときに、訂正可能なエラーが検出
されることがある。この場合には、読出しデータ
は訂正した後に利用されるのであるが、その後の
元のメモリ内容に関しては訂正書込みを、その場
で行うか、または訂正せずに放置するか、どちら
かの処理がとられていた。しかし、この処理方法
には、以下に述べるような問題点があつた。メモ
リへの訂正書込みを誤り検出時点で直ちに実行す
ることはそのような誤りの発生した場合の命令実
行サイクルを変更する必要が生じる場合があり、
制御が複雑化する。同時に、このような処理方法
では、例えばメモリの１個の素子の恒久障害によ
るところの本来訂正書込みが無駄な誤りに対して
も、その区別を行うことが困難なため無差別に訂
正サイクルをとるか、又は訂正書込みサイクルを
全面的に抑止するしか方法がない。

また、訂正サイクルを行なわずに巡回の誤り訂
正のみに頼るシステムでは、本来、訂正書込みで
修正されるはずの一時的エラーによる誤りが、く
り返し発生し、これを利用する場合に命令実行能
力が低下する。

(ハ) 発明の目的 本発明は、命令実行時等に発生した一時的エラ
ーの処理に関する訂正可能なメモリエラーの訂正
サイクルと、定期的な巡回訂正サイクルとを結合
して処理することにより、上記問題点の解決を計
ることを目的としている。

(ニ) 発明の構成 上記目的を達成するために本発明は格納される
べきデータが誤り訂正可能な形式で格納されるメ
モリを有するデータ処理システムにおいて、与え
られたアドレスにもとづいてメモリ読出しを行な
い訂正可能な誤りデータが検出されたとき該誤り
データの訂正を行なつた後にメモリ書込を行なう
機能を有する誤り訂正処理部と、前記メモリの全
領域を一定時間以内の周期で順次読出すためのア
ドレスを発生する第１の制御回路と、前記メモリ
の使用状態における訂正可能な誤りデータが当該
データ処理システム内で検出されたときに当該ア
ドレスを登録する第２の制御回路と、前記第１の
制御回路の出力アドレスよりも前記第２の制御回
路の出力アドレスを優先して選択するアドレス選
択部をもうけ、前記第１の制御回路により出力さ
れるアドレスにもとづく誤り訂正書込み処理に優
先して前記第２の制御回路により出力されるアド
レスにもとづく誤り訂正書込み処理を行なうこと
を特徴とする。

(ホ) 発明の実施例 以下、本発明を図面により説明する。

第１図は従来のデータ処理システムの１例であ
り、図中、１はメモリ、２は中央処理装置、３は
入出力制御装置、４はメモリ管理装置、５は誤り
訂正制御部、６はメモリパトロール制御部であ
る。中央処理装置２はメモリ１上の命令を解読
し、データの処理を行なう。入出力制御装置３
は、中央処理装置２からの指令によりメモリ１と
図示しない周辺装置との間のデータ転送をサイク
ルスチール等の方式により行なう。

メモリ１に対するアクセスは、この例では
Read（読出し）時に２マシンサイクル、WRITE
（書込み）時には３マシンサイクルで行うように
している。WRITEにおいてサイクルタイムが長
いのは、メモリ１におけるデータにはエラー訂正
符号が用いられ、メモリ１への書込みデータが１
語の全ビツトでない場合には、残りの部分はメモ
リ１の読出しを行なつた結果を合成して再書込み
する必要があるためである。

高密度メモリでは、放射線等の影響により、時
間の経過とともに、格納データの一部がある確率
で変化することがある。メモリパトロール制御部
６を含むメモリ管理装置４はメモリ１の全体を一
定周期以内で順次アクセスして、訂正可能なエラ
ーを修正して書込むことにより、一時的なエラー
が累積して、訂正回路の能力を超える誤まりとな
ることを防止する。第１図のシステムにおいて
は、命令実行中、または周辺の入出力装置との間
でデータ転送中に、誤まり訂正可能な範囲のエラ
ーが検出されたとき、中央処理装置２または入出
力制御装置３は、READサイクルの後に誤まり
訂正サイクル（WRITEサイクルと同様のもの）
を付加して、誤まりを訂正している。これは、判
明している誤りはできる限り早目に訂正すること
により、訂正不可能な誤りとなることを防止する
とともに、同一データが繰り返して利用されると
きに、エラー訂正を繰り返すことによる処理の遅
れを防止するためである。この方式の問題として
は、前述したように、訂正可能な誤りの検出時
に、命令の実行サイクルを変更して訂正書込みサ
イクルをとることから、制御が複雑化すること、
および、メモリの訂正可能な範囲での永久障害に
際して能力が低下することがある。

第２図は本発明による実施例のデータ処理シス
テムのブロツク図であり、図中、１１はメモリ、
１２は中央処理装置、１３は入出力制御装置、１
４はメモリ管理装置、１５は誤り訂正制御部、１
６はメモリパトロール制御部、１７はアドレスス
タツク、１８はアドレス選択部、１９はマスクレ
ジスタ、２０はマスク部である。

実施例の動作は、以下の通りである。

中央処理装置１２が命令動作実行中に、または
入出力制御装置１３がメモリ１１と図示しない入
出力装置との間でのデータ転送中に発生したメモ
リ読出しデータのエラーは、それぞれ中央処理装
置１２または入出力制御装置１３で検出され、当
該エラーが訂正可能なものであることが識別され
たとき障害発生アドレスがメモリ管理装置１４へ
送出される。メモリ管理装置１４においては、こ
の送出されてきた障害発生アドレスをアドレスス
タツク１７に順次格納してゆく。

一方、メモリパトロール制御部１６は、アドレ
ススタツク１７にアドレスが登録されていないと
きは、メモリ１１の全領域を所定のスケジユール
に従つてアクセスするためのアドレスを順次発生
する。このアドレスはアドレス選択部１８を介し
て誤り訂正制御部１５へ送られる。誤り訂正制御
部１５は、送られてきたアドレスにもとづいてメ
モリ１１のデータを読出し、誤り訂正可能なエラ
ー・データであれば、訂正した上でメモリ１１へ
の再書込みを行なう。

アドレススタツク１７にアドレスが格納されて
いない状態のもとでは、メモリパトロール制御部
１６から順次、アドレスが発生され、エラーチエ
ツク・訂正処理が行なわれてゆくが、いつたんア
ドレススタツク１７にアドレスが格納されると、
このアドレススタツク１７内のアドレスがアドレ
ス選択部１８において優先的に選択される。これ
により誤り訂正制御部１５は先のメモリパトロー
ル制御部１６のスケジユールに優先して、アドレ
ススタツク１７内のアドレスについて誤り訂正書
込み処理を行なう。アドレススタツク１７に複数
のアドレスが格納されている場合、最新のアドレ
スから順次取出され、連続して誤り訂正書込み処
理が実行される。

マスクレジスタ１９は、特にエラーが頻発する
アドレス領域のアドレス情報を格納するものであ
り、このマスクレジスタ１９の内容にしたがつて
マスク部２０が、送出されてきたアドレスについ
てアドレススタツク１７への登録を抑止する。ま
た、マスクレジスタ１９にて指示されるアドレス
領域に対しては、メモリパトロール制御部１６
は、所定のスケジユールよりも短周期での訂正書
込みが行なわれるようにアドレス更新を行なつて
ゆく。さらに、メモリ管理装置１４は、エラーの
発生するビツトが固定している場合には、図示し
ない回路部により当該ビツトを予備のビツトに交
替する等の処理を行なう。

(ヘ) 発明の効果 本発明の実施による効果は以下の通りである。

誤まり訂正サイクルの簡易化 訂正可能な誤まりに対する訂正処理が、命令
実行とは切離して実施できるために、命令実行
サイクルが簡単になる。（訂正書込みサイクル
を命令実行中にもうけなくても良い） 誤まり発生状況に応じた最適な処理が可能と
なること。

誤まりの発生状況により、訂正書込みの実
施、交替ビツトへの切替え等の対処を柔軟に実
行できる。

【図面の簡単な説明】

第１図は従来のデータ処理システムの１例のブ
ロツク図、第２図は本発明による実施例のデータ
処理システムのブロツク図である。 第２図において、１１はメモリ、１２は中央処
理装置、１３は入出力制御装置、１４はメモリ管
理装置、１５は誤り訂正制御部、１６はメモリパ
トロール制御部、１７はアドレススタツク、１８
はアドレス選択部である。

Claims (1)

【特許請求の範囲】
1. １ 格納されるべきデータが誤り訂正可能な形式
   で格納されるメモリを有するデータ処理システム
   において、与えられたアドレスにもとづいてメモ
   リ読出しを行ない訂正可能な誤りデータが検出さ
   れたとき該誤りデータの訂正を行なつた後にメモ
   リ書込を行なう機能を有する誤り訂正処理部と、
   前記メモリの全領域を一定時間以内の周期で順次
   読出すためのアドレスを発生する第１の制御回路
   と、前記メモリの使用状態における訂正可能な誤
   りデータが当該データ処理システム内で検出され
   たときに当該アドレスを登録する第２の制御回路
   と、前記第１の制御回路の出力アドレスよりも前
   記第２の制御回路の出力アドレスを優先して選択
   するアドレス選択部をもうけ、前記第１の制御回
   路により出力されるアドレスにもとづく誤り訂正
   書込み処理に優先して前記第２の制御回路により
   出力されるアドレスにもとづく誤り訂正書込み処
   理を行なうことを特徴とするメモリ管理制御方
   式。