JPS58196700A - メモリ管理制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （（）発明の技術分野 本発明は、＊ｂ訂正機能を有するメ（りをもつデータｌ
Ｉ＆場システムにおけるメモリ管理制御方式（ロ）ＩＥ
米技術と問題点 メモリが＾集積化するにつれて、メモリシステムへのｗ
４９訂正方式の尋人が一般に行われるようＫ になりた１−この−り訂正の目的は、メ毫りの読出時 し、書込み拳に発生する一時的なエラーにより生じ九、
を友はメ毫すに保存中に生じた部分的なデータの障害を
修正して゛、正常なデータが得られるようにするもので
ある０４１に為集積化し九メ峰りのデータ社、放射線等
の外Ｓ場境襞因によｐ１時間的に増大する確率でデータ
の障害が発生するととが嘗われている。これに対しては
、−胎生の−い範−Ｃ）８期で逐一して１ｓｔ９訂正を
する回路を持つことが実施されている。一方でこのメモ
リを実線に使用するときに、訂正可能なエラーが検出さ
れることがある。この場合には、読出しデータは引止し
た後に；ｔｕ用されるのであるが、その後の元のメモリ
内容に関しては訂正書込みを、その場で行うか、または
訂正せずに放置するか、どちらかの処理がとられていた
。しかし、この処理方法には、以下に述べるような間馳
点があった。メ毫りへの訂正書込みを誤ｐ検出時点で直
ちに実行することはそのような駒りの発生し九場合の命
令集村サイクルを変貢する必要が生じる場合がＴｏシ、
制御が複雑化する。同時に、仁のような処理刃−では、
例えばメモリの１個の素子の恒久陣書によるところの本
来訂正書込みが無駄な誤シに対しても、その区別を行う
ことが因難なため無差別に訂正サイクルをとるか、又は
訂正書込みサイクルを全面的に抑止するしか方法がない
、 また、引止サイクルを行なわずに巡回の誤〕訂正のみに
頼るシステムでは、本来、訂正書込みで修正されるはず
の一時的エラーによるａｎが、〈ｐｉ！！、シ発圧し、
これｔ−利用する場合に命令実行能力が低下する。

（／９発明の目的 本発明は、命令実行時等に発生した一時的工２−の処理
に関する訂正可能なメモリエラーの訂正サイクルと、定
期的な巡回訂正サイクルとを結合して処理することによ
り、上記間趣点の解決を計ることを目的としている。

に）鈍明の構成 上記目的を連成する九めに本発明は格納されるに べきデータが糾ｐ訂正可能な形感で格納されるメ毫りを
有するデータ処理システムにおいて、与えられ良アドレ
スにもとづいてメモリ読出しを行ない訂正可能な−ｐデ
ータが検出されたとき駄ｗ４シデータの訂正を行なり九
後にメそり書込を行危う後部を有する１ｌｌｉ１ｐ訂正
処理部と、前記メ４りの全領域を一定時間以内の周期で
順次読出すためのアドレスを尭住する第１の制＃回路と
、前記メそり　　　　　　　　１の使用状−における訂
正可能なｗＡシデータが幽皺データ処理システム内で検
出され九ときに癲峡アドレスを登録する＃！２の制御回
路と、前記第１の制御回路の出力アドレスよりも前記第
２の制御回路の出力アドレスを優先して選択するアドレ
ス選択部をもうけ、前記第１のｔｉＩＪｌｉ１１回路に
よ如出力されるアドレスにもとづく一ル訂正畳込み処理
に優先して助記第２の制御回路により出力されるアドレ
スにもとづく誤り訂正書込み処理を行なうことを特徴と
する。

（ハ）発明の実施例 以下、本発明を１面によシ説明する。

第１図は仮米のデータ処理システムの１例であシ、図中
、１はメモリ、２は中央ｉｌｌ装置、３は入出力制御装
置、４はメモリ管理装置、５は誤シ訂正制御部、６はメ
モリパトロール制御部である。

中央ＩＡ］８に装ｆ１２はメモリ１上の命令を解読し、
データの処理を行なう。人出力制御装＠ａは、中央処理
装徽２からの指令によりメモリｌと図示しない胸辺装置
との間のデータ転送をサイクルスチール等の方式によシ
行なう。

メモリ１に対するアクセスは、この例ではＲ＠ａｄる。

ＷＲＩＴＥにおいてサイクルタイムが長いのは、メモリ
ーにおけるデータにはエラー訂正符号が用いられ、メモ
リーへの畳込みデータが１１１０全ビ（ 、トでギい場合には、残りの節分はメモリーｏｋ出し上
行なった結果を合成してｈ畳込みする必徴かめる丸めで
ある。　　　　　□ １％智皺メモリでは、放射動勢の影臀によりＳ時“関の
鮭鳩とともに、格納データの一部があるＭ単周期以内で
順次アクセスして、引止可能なエラーを修正して書込む
ことによｐｌ一時的なエラーが累積して、側止回路の能
力を超える１ｌｋｔｊ）となることを防止する。ｊｌｌ
ａ３のシステムにおいて蝶、命令！ｉ！豹中、または周
辺の入出力装置との藺でデータ転送中に、ＷＩ４まり訂
正１ｊ能な軛−のエラーが一部されたと龜、中央処理装
置２または入出力制御装置３は、ＲＥムＤサイクルの恢
に１まシ訂正すィクル（ＷＲＩＴＥサイクルと同様のも
の）を付加して、誤まりを訂正している。これは、４Ｉ
ｌＩ＠シている−りはできる限シ早目に訂正することＫ
よ択訂正不可能な誤シとなることを防止するとともに１
同一データが繰り返して利用されるときに、エラー訂正
を繰り返すことＫよる処理の遅れを防止するためである
。この方式の問題としては、前述したように、訂正可能
な一リＯ検出時に、命令の実行サイクルをＲ災して訂正
書込みサイクルをとることから、制御が複雑化すること
、および、メモリの訂正可能な範囲での永久障ＷＫｌｉ
して能力が低下することがある０ 第２図は本発明による実施例のデータ地場システムのプ
ルツク図で６９、図中、１１社メモリ、１２は中央処理
＃＆置、１３は入出力制＠装置、１４はメ毫り管造値電
、１５は−ｐ訂正制御部、１６はメモリパトロール制御
部、１７ａアドレススタＦ／％１８Ｕアドレス選択部、
１９はマスクレジスタ、２０はマスク部である。

実施例の動作は、以下の過９である０ 中夫処堆１ｍ１２が協会動作実行中に、ｔｆＣは人出力
制ａ輌１１１１３がメモリ１１と図示しない入出力装置
との間でのデータ転送中に発生したメモリ続出しデータ
のエラーは、それぞれ中央処理装置ｋ１２または入出力
−１ｊ＠＆ｆ１１ｍ１３で検出され、機−エラーが副圧
可能なものであることが識別されたとき障害発生アドレ
スがメモリ管理装置１４へ送出される３、メモリ管理輪
重１４においては、この送出窟れて睡た障壺発生アドレ
スをアドレススタック１７　Ｋ１ｍ１次格納してゆく。

一方、メモリパトロール制御部１６は、アドレススタッ
ク１７にアドレスが登録されていないときは、メモリ１
１の全領域を所定のスケジュールに従ってアク令スする
ためのアドレスを順次発生する。このアドレス祉アドレ
ス選択部１８を介してＴｔ４シ副正制御部１５へ送られ
るａｌｌＤｌｌ側御１１１１５Ｆｉ、送られてきたアド
レスにもとづいてメ篭り１１のデータを耽出し、糾り訂
正可能なエラ　　　　　　　　　１−・デー／’ｔ’あ
れは、訂正した上でメモリ１１へＯＮ書込みを行なう。

アドレススタック１７にアドレスが格納されていない状
態のもとでは、メモリパトロール制御部１６から順次、
アドレスが発生され、工２−チェック・訂正処理が行な
われてゆくが、いったんアドレススタック１７にアドレ
スが格納されると、このアドレススタック１７内のアド
レスがアドレス選択部１８において優先的に選択される
。これにより誤り訂正制御部１５は先のメモリパトロー
ル制御部１６のスケジュールに優先して、アドレススタ
ック１７内のアドレスについて１り訂正書込み処理を行
なう、・アドレススタック１７　ＫＩｌ数のアドレスが
格納されている場合、最新のアドレスから珈次職出され
、連続して飼り訂正書込み処理が実行される。

！スフレジスタ１９は、４ＩＫエラーが頻発するアドレ
ス執域のアドレス情味を格納するものであり、このマス
クレジスタ１９の内客にしたがってｉスク部２０が、送
出されてきたアドレスについてアドレススタック１７へ
の登舒を抑止する。まえ、！スフレジスタ１９にて指示
されるアドレス−城に対しては、メモリパトロール制御
ｓ１６は、所定のスケジュールよシも短周期での訂正書
込みが行なわれるようにアドレス史新を行なってゆく。

さらに、メ毫すｔｍ装！１１１１４は、エラーの発生す
るピッＦが固定している場合には、図示しない回路部に
より幽駄ビットを予備のビットに交替する等の処理を朽
なう。

（へ）発明の効果 本発明の実施による効果は以下の通りである。

■　１ｌＬｔ普り訂正サイクルの簡易化訂正可能な１ｔ
りに対する訂正処理が、命令興行とはｔｊＪ麺して実施
できるために、命令実行サイクルが簡単になる０（訂正
書込みサイクルを命令実行中にもう叶なｋても良い） ■　１ｔり発生状況に応じた最適な処理が可能となるこ
と。

＃４まｐの発生状況により、訂正畳込みの実施、父誉ビ
ットへの切替え等の対処を柔軟に実行できる３）

【図面の簡単な説明】

第１図は従来のデータ地層システムの１例のブロック図
、拓２図は本宛鴫による実施例のデータ１３ｔよ入出力
酌御装−１１４はメモリＶ理＆飯、１５は−り創止制＃
齢、１６はメモリパトロール制御油、１７＃よアドレス
スタック、１８はアドレス泗択郁でりる。

Claims (1)

1. 【特許請求の範囲】 格納されるべきデータが誤シ訂正可虹な形式で格納され
   るメモリを有するデータ地層システムに＆いて、４見ら
   れたアドレスにもとづいてメモリ読出しを行ない１正可
   能なｗ４シデータが検出されたとＩ該−シデータの１ｊ
   正を行なった後にメ篭り書込を行なう機能を有する誤り
   訂正処鳳部と、前記メモリの全執斌を一定時間以内の周
   期で順次続出すためのアドレスを発生する第１の制御回
   路と、前記メモリの象用状態における訂正可能なｗ４シ
   データが当該データ九理システム内で検出され九と賢 きに蟲骸アドレスを婉鎌する第２の制御回路と、前記Ｍ
   ｌの制御（ロ）路の出力アドレスよルも前記側２の制御
   ｌｉＩｌＩｇ回路の出力アドレスを優先して選択するア
   ドレス辿択ｌｌ１１ｔ−もうけ、前記籐工の制御回路に
   よシ出力されるアドレスに１とづく鮪９訂正書込み処理
   に優先して＊配路２の制御−路により出力されるアドレ
   スにもとづく−り訂正書込み処理を行なうことを特徴と
   するメモリ管理制御方式。