JPS6357945B2 - - Google Patents
Info
- Publication number
- JPS6357945B2 JPS6357945B2 JP58163470A JP16347083A JPS6357945B2 JP S6357945 B2 JPS6357945 B2 JP S6357945B2 JP 58163470 A JP58163470 A JP 58163470A JP 16347083 A JP16347083 A JP 16347083A JP S6357945 B2 JPS6357945 B2 JP S6357945B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- nitride film
- film
- region
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリ素子に関し、殊
に一般に言われるゲート絶縁膜部分乃至ゲート電
極下の絶縁構造領域中にに特徴的な構成を施した
不揮発性半導体メモリ素子に関する。
に一般に言われるゲート絶縁膜部分乃至ゲート電
極下の絶縁構造領域中にに特徴的な構成を施した
不揮発性半導体メモリ素子に関する。
不揮発性半導体メモリ素子の代表的なものの一
つに、MNOS（Metal−Nitride−Oxide−
Smiconductor）型の記憶素子がある。中でも代
表的なものとして電界効果トランジスタ型のもの
を示すと第１図示のようになる。
つに、MNOS（Metal−Nitride−Oxide−
Smiconductor）型の記憶素子がある。中でも代
表的なものとして電界効果トランジスタ型のもの
を示すと第１図示のようになる。
これに就き説明すると、本素子では、シリコン
窒化膜３中のトラツプ４に、シリコン基板１から
薄いシリコン酸化膜２を介してトンネリング機構
により電荷を選択的に注入、トラツプするように
し、該トラツプに電荷が蓄積されている時とそう
でない時とで本メモリ素子のトランジスタとして
の閾値電圧が変化することを情報の記憶に利用し
ており、従つて、その記憶トラツプ４から、一方
の論理値に対応する情報としての蓄積電荷が何等
かの不測の要因により消失しない限り、当該情報
は不揮発的に記憶され続けることになる。尚、本
素子は電界効果トランジスタ型であるので、チヤ
ネル形成領域を挟んでソース、ドレイン領域５，
６が設けられるが、ここではゲート７の下の絶縁
膜領域乃至絶縁構造領域領域２，３に就き考察す
るのでこれらに就いては説明を省略する。
窒化膜３中のトラツプ４に、シリコン基板１から
薄いシリコン酸化膜２を介してトンネリング機構
により電荷を選択的に注入、トラツプするように
し、該トラツプに電荷が蓄積されている時とそう
でない時とで本メモリ素子のトランジスタとして
の閾値電圧が変化することを情報の記憶に利用し
ており、従つて、その記憶トラツプ４から、一方
の論理値に対応する情報としての蓄積電荷が何等
かの不測の要因により消失しない限り、当該情報
は不揮発的に記憶され続けることになる。尚、本
素子は電界効果トランジスタ型であるので、チヤ
ネル形成領域を挟んでソース、ドレイン領域５，
６が設けられるが、ここではゲート７の下の絶縁
膜領域乃至絶縁構造領域領域２，３に就き考察す
るのでこれらに就いては説明を省略する。
然して先ず、従来のこの種の記憶素子の欠点は
その書き込み／消去電圧で、図示のような
MNOS型電界効果トランジスタの閾値電圧Vth
を変化させるために必要な書き込み／消去電圧は
一般に20V前後に昇り、従つて、これを集積した
LSIの高速化、低電圧化はかなり困難であつた。
その書き込み／消去電圧で、図示のような
MNOS型電界効果トランジスタの閾値電圧Vth
を変化させるために必要な書き込み／消去電圧は
一般に20V前後に昇り、従つて、これを集積した
LSIの高速化、低電圧化はかなり困難であつた。
また、この種のMNOS型メモリ素子では、上
記のようにゲート下絶縁構造領域にあつてシリコ
ン窒化膜３中のトラツプに電荷を蓄積することに
より情報を記憶するため、記憶素子としての性能
は当該シリコン窒化膜３の性能に大きく依存する
が、現在においても尚、このようなシリコン窒化
膜中のトラツプ濃度を制御することは困難であ
り、設計性に乏しい欠点があつた。
記のようにゲート下絶縁構造領域にあつてシリコ
ン窒化膜３中のトラツプに電荷を蓄積することに
より情報を記憶するため、記憶素子としての性能
は当該シリコン窒化膜３の性能に大きく依存する
が、現在においても尚、このようなシリコン窒化
膜中のトラツプ濃度を制御することは困難であ
り、設計性に乏しい欠点があつた。
更に、シリコン基板１に接する絶縁膜２は比較
的禁制帯幅の大きなシリコン酸化膜であるため、
このことも書き込み／消去電圧を大きくする要因
の一つとなつていた。それに、このシリコン酸化
膜２は当該書き込み／消去時にその中を正孔が流
れる場合、特に劣化が速いという欠点を持つてい
た。
的禁制帯幅の大きなシリコン酸化膜であるため、
このことも書き込み／消去電圧を大きくする要因
の一つとなつていた。それに、このシリコン酸化
膜２は当該書き込み／消去時にその中を正孔が流
れる場合、特に劣化が速いという欠点を持つてい
た。
本発明はこのような従来のMNOS型メモリ素
子の欠点を解消し、高速低電圧で書き込み／消去
の行なえる不揮発性半導体メモリ素子を提供せん
として成されたものである。
子の欠点を解消し、高速低電圧で書き込み／消去
の行なえる不揮発性半導体メモリ素子を提供せん
として成されたものである。
第２図は本発明による不揮発性半導体メモリ素
子の原理的乃至基本的な一実施例の概略構成を示
している。本実施例は、基本的なキヤパシタ構造
を採つて示されていて、その基本構造自体は先に
従来例として述べた第１図示トランジスタ中に見
られるMNOS型構造に類似して見えるが実はか
なり異なり、一般にはゲートと呼ばれる導電性電
極７の下絶縁構造領域１０中に特徴を有するもの
となつている。
子の原理的乃至基本的な一実施例の概略構成を示
している。本実施例は、基本的なキヤパシタ構造
を採つて示されていて、その基本構造自体は先に
従来例として述べた第１図示トランジスタ中に見
られるMNOS型構造に類似して見えるが実はか
なり異なり、一般にはゲートと呼ばれる導電性電
極７の下絶縁構造領域１０中に特徴を有するもの
となつている。
即ち、シリコン基板乃至第一のシリコン領域１
に対して、その上に構成されるゲート下絶縁構造
領域１０を、製法を異ならせる等で特性を異なら
せた第一、第二のシリコン窒化膜３１，３２、及
び第二シリコン窒化膜３２の更に上層に配したシ
リコン酸化膜８、三層絶縁膜構造で構成したので
ある。
に対して、その上に構成されるゲート下絶縁構造
領域１０を、製法を異ならせる等で特性を異なら
せた第一、第二のシリコン窒化膜３１，３２、及
び第二シリコン窒化膜３２の更に上層に配したシ
リコン酸化膜８、三層絶縁膜構造で構成したので
ある。
第一絶縁膜としての第一のシリコン窒化膜３１
は、シリコン基板乃至第一のシリコン領域１を直
接に窒化するか、ないしは当該第一のシリコン領
域１の上に薄い酸化層を形成し、これを直接窒化
工程に入れるかすることにより得ることができ、
アンモニアないしは窒素を含む雰囲気中で直接熱
窒化を行なつても得られるし、アンモニアないし
は窒素プラズマ中で直接窒化することによつても
得ることができる。
は、シリコン基板乃至第一のシリコン領域１を直
接に窒化するか、ないしは当該第一のシリコン領
域１の上に薄い酸化層を形成し、これを直接窒化
工程に入れるかすることにより得ることができ、
アンモニアないしは窒素を含む雰囲気中で直接熱
窒化を行なつても得られるし、アンモニアないし
は窒素プラズマ中で直接窒化することによつても
得ることができる。
このようにして、直接窒化工程により形成され
たシリコン酸化−窒化膜、ないしはシリコン窒化
膜は、従来のCVD（化学蒸着法）により得られた
窒化膜に比べてピンホールの問題がなく、均一性
や膜厚の制御性も良いという長所を有している。
また、シリコンとの界面特性も、熱酸化によるシ
リコン酸化膜−界面と同程度に良好なものが得ら
れる。
たシリコン酸化−窒化膜、ないしはシリコン窒化
膜は、従来のCVD（化学蒸着法）により得られた
窒化膜に比べてピンホールの問題がなく、均一性
や膜厚の制御性も良いという長所を有している。
また、シリコンとの界面特性も、熱酸化によるシ
リコン酸化膜−界面と同程度に良好なものが得ら
れる。
このように優れている直接窒化によるシリコン
窒化膜ないしはシリコン酸化−窒化膜は、またそ
の禁制幅が5.1eVで、先に述べた従来のMNOS構
造に用いられているシリコン酸化膜の8eVに比し
かなり小さく、そのため、第２図示のように本発
明の素子においては、第一のシリコン領域１から
のキヤリア注入が従来例に比し容易に成されるで
あろうことが示唆される。
窒化膜ないしはシリコン酸化−窒化膜は、またそ
の禁制幅が5.1eVで、先に述べた従来のMNOS構
造に用いられているシリコン酸化膜の8eVに比し
かなり小さく、そのため、第２図示のように本発
明の素子においては、第一のシリコン領域１から
のキヤリア注入が従来例に比し容易に成されるで
あろうことが示唆される。
この点に就き具体的な実験例を挙げて説明する
と、第３図は略ゞ0.5mmφのAl電極を介してｎ型
シリコン基板上に形成されたMIS型ダイオードの
Ｖ−Ｉ特性を示している。膜厚が33Åのシリコン
熱酸化膜を用いた素子のＶ−Ｉ特性Ａよりも、こ
の酸化膜を1150℃で30分間熱窒化したシリコン酸
化−窒化膜を用いた素子のＶ−Ｉ特性Ｂの方が、
高電圧領域で電流が一桁大きく、低電圧領域では
熱酸化膜のそれと余り変わらないことが分る。
と、第３図は略ゞ0.5mmφのAl電極を介してｎ型
シリコン基板上に形成されたMIS型ダイオードの
Ｖ−Ｉ特性を示している。膜厚が33Åのシリコン
熱酸化膜を用いた素子のＶ−Ｉ特性Ａよりも、こ
の酸化膜を1150℃で30分間熱窒化したシリコン酸
化−窒化膜を用いた素子のＶ−Ｉ特性Ｂの方が、
高電圧領域で電流が一桁大きく、低電圧領域では
熱酸化膜のそれと余り変わらないことが分る。
従つて、本図は、実験例Ｂの方が膜厚が47Åと
厚くなつているにも係らず、高速書き込みが可能
で、然もその保持特性は従来例のそれと余り変わ
らないことを示している。これは結局、本発明の
素子のこの点における有効性を指摘している。
厚くなつているにも係らず、高速書き込みが可能
で、然もその保持特性は従来例のそれと余り変わ
らないことを示している。これは結局、本発明の
素子のこの点における有効性を指摘している。
同様に、シリコンを1150℃、アンモニア中で90
分、直接に熱窒化して得られたシリコン窒化膜
は、同図Ｃに示すように、膜厚がやはり41Åと厚
くなつているにも係らず、更にもう一桁大きな電
流を流すことができ、更なる高速書き込みが可能
であることを示している。
分、直接に熱窒化して得られたシリコン窒化膜
は、同図Ｃに示すように、膜厚がやはり41Åと厚
くなつているにも係らず、更にもう一桁大きな電
流を流すことができ、更なる高速書き込みが可能
であることを示している。
このシリコン窒化膜ないしはシリコン酸化−窒
化膜３１の上に、今度は通常のCVDにより、三
層絶縁膜構造中の第二の絶縁膜としての第二のシ
リコン窒化膜３２を形成する。この第二のシリコ
ン窒化膜３２は、アンモニア−シラン系、アンモ
ニア−ジグロルシラン系によつて気相成長させる
ことにより得ることができる。
化膜３１の上に、今度は通常のCVDにより、三
層絶縁膜構造中の第二の絶縁膜としての第二のシ
リコン窒化膜３２を形成する。この第二のシリコ
ン窒化膜３２は、アンモニア−シラン系、アンモ
ニア−ジグロルシラン系によつて気相成長させる
ことにより得ることができる。
本発明において、上記のように製法の異なる第
二の窒化膜３２を第一の窒化膜３１上に形成する
理由は次の通りである。
二の窒化膜３２を第一の窒化膜３１上に形成する
理由は次の通りである。
即ち、本発明においては、上記のように、書き
込み速度向上のためにシリコン酸化膜に代えてシ
リコン窒化膜を用いるのであるが、第一のシリコ
ン領域１に対して直接にCVDによりシリコン窒
化膜を付す構造ではシリコン表面の特性を制御す
ることが困難である。これに対して、上述したよ
うに、シリコン基板に対して直接熱窒化により作
成したシリコン窒化膜３１は、シリコン基板表面
に対する界面特性の制御性が良く、当該界面は通
常のMOSFETに用いられるシリコン熱酸化膜−
シリコン界面と同程度に良好なものとなり、然も
直接窒化シリコン窒化膜はCVDに比べ膜厚の均
一性にも優れるという長所を有している。そのた
め、この優れた特性を持つ直接窒化シリコン窒化
膜３１の上に第二の窒化膜３２をCVDにより馴
染み良く形成すれば、シリコン基板上に直接に
CVDシリコン窒化膜を形成する際の不都合が取
除かれるのみならず、特性的に更に望ましい結果
が得られることになる。
込み速度向上のためにシリコン酸化膜に代えてシ
リコン窒化膜を用いるのであるが、第一のシリコ
ン領域１に対して直接にCVDによりシリコン窒
化膜を付す構造ではシリコン表面の特性を制御す
ることが困難である。これに対して、上述したよ
うに、シリコン基板に対して直接熱窒化により作
成したシリコン窒化膜３１は、シリコン基板表面
に対する界面特性の制御性が良く、当該界面は通
常のMOSFETに用いられるシリコン熱酸化膜−
シリコン界面と同程度に良好なものとなり、然も
直接窒化シリコン窒化膜はCVDに比べ膜厚の均
一性にも優れるという長所を有している。そのた
め、この優れた特性を持つ直接窒化シリコン窒化
膜３１の上に第二の窒化膜３２をCVDにより馴
染み良く形成すれば、シリコン基板上に直接に
CVDシリコン窒化膜を形成する際の不都合が取
除かれるのみならず、特性的に更に望ましい結果
が得られることになる。
本発明においては、次いで第二のシリコン窒化
膜３２の上面を熱酸化して、第三の絶縁膜として
のシリコン酸化膜８を形成する。このようにする
と、当該熱酸化膜８とその下のCVDシリコン窒
化膜３２の界面近傍にはメモリ作用に寄与するト
ラツプが多量に形成される。この点に就き、第４
図示の実験結果を元に説明する。
膜３２の上面を熱酸化して、第三の絶縁膜として
のシリコン酸化膜８を形成する。このようにする
と、当該熱酸化膜８とその下のCVDシリコン窒
化膜３２の界面近傍にはメモリ作用に寄与するト
ラツプが多量に形成される。この点に就き、第４
図示の実験結果を元に説明する。
第４図示の実験例は、シリコンの上に約20Åの
シリコン酸化膜を形成し、その上に45.7Åのシリ
コン窒化膜（本発明における第二窒化膜３２相
当）をCVDにより堆積し、更に熱酸化によつて
当該窒化膜上に第二のシリコン酸化膜（本発明に
おける酸化膜８相当）を成長させた構造におい
て、シリコン窒化膜の酸化割合γの関数として最
大メモリウインドを示したものである。この最大
メモリウインドは絶縁膜に蓄積できる電荷量に対
応し、次式で示すことができる。
シリコン酸化膜を形成し、その上に45.7Åのシリ
コン窒化膜（本発明における第二窒化膜３２相
当）をCVDにより堆積し、更に熱酸化によつて
当該窒化膜上に第二のシリコン酸化膜（本発明に
おける酸化膜８相当）を成長させた構造におい
て、シリコン窒化膜の酸化割合γの関数として最
大メモリウインドを示したものである。この最大
メモリウインドは絶縁膜に蓄積できる電荷量に対
応し、次式で示すことができる。
ΔVFB・max＝（qNt／2εN）・tN×｛（１−γ）2＋2α
βγ（１−γ）＋（2αβγNon／bNNt）｝…(1) ΔVFB・max：最大メモリウインド Nt：シリコン窒化膜中のトラツプ濃度（cm-3） Non：第二の酸化膜／シリコン窒化膜界面トラツ
プ密度（cm-2） tN：酸化前シリコン窒化膜厚 α：シリコン酸化膜厚／シリコン窒化膜体積比 β：シリコン窒化膜／シリコン酸化膜誘電率比 γ：シリコン窒化膜酸化割合 εN：シリコン窒化膜誘電率 第４図計算例に用いた数値；α＝1.6、β＝２、 Nt＝８×1018（cm-3） εN＝7.6ε0；ε0＝真空誘電率 第４図中、実験は先の(1)式に沿い前記数値を元
にNonをパラメータとして計算したもので、同図
から顕かなように、実験値は Non＝1.6×1013（cm-2） の計算値に良く一致している。そして、このこと
は、シリコン窒化膜の熱酸化によつて得られるシ
リコン酸化膜−シリコン窒化膜界面に、メモリ作
用に寄与するトラツプが多量に発生することを顕
かに示している。ちなみに、 Non＝０ の場合、即ち熱酸化シリコン膜を新たに形成しな
い場合には最大メモリウインドは極めて小さいこ
とが分り、この点から逆に、新たに発生するトラ
ツプが以下にメモリ作用に大きく貢献しているか
が分る。シリコン酸化膜の熱酸化によつて発生す
る密度 Non＝1.6×1013（cm-2） のトラツプがメモリ作用を決定していると言つて
良い。
βγ（１−γ）＋（2αβγNon／bNNt）｝…(1) ΔVFB・max：最大メモリウインド Nt：シリコン窒化膜中のトラツプ濃度（cm-3） Non：第二の酸化膜／シリコン窒化膜界面トラツ
プ密度（cm-2） tN：酸化前シリコン窒化膜厚 α：シリコン酸化膜厚／シリコン窒化膜体積比 β：シリコン窒化膜／シリコン酸化膜誘電率比 γ：シリコン窒化膜酸化割合 εN：シリコン窒化膜誘電率 第４図計算例に用いた数値；α＝1.6、β＝２、 Nt＝８×1018（cm-3） εN＝7.6ε0；ε0＝真空誘電率 第４図中、実験は先の(1)式に沿い前記数値を元
にNonをパラメータとして計算したもので、同図
から顕かなように、実験値は Non＝1.6×1013（cm-2） の計算値に良く一致している。そして、このこと
は、シリコン窒化膜の熱酸化によつて得られるシ
リコン酸化膜−シリコン窒化膜界面に、メモリ作
用に寄与するトラツプが多量に発生することを顕
かに示している。ちなみに、 Non＝０ の場合、即ち熱酸化シリコン膜を新たに形成しな
い場合には最大メモリウインドは極めて小さいこ
とが分り、この点から逆に、新たに発生するトラ
ツプが以下にメモリ作用に大きく貢献しているか
が分る。シリコン酸化膜の熱酸化によつて発生す
る密度 Non＝1.6×1013（cm-2） のトラツプがメモリ作用を決定していると言つて
良い。
従つて、本発明の構成によれば、シリコン窒化
膜３２上に形成されたシリコン酸化膜８と当該シ
リコン窒化膜３２の界面近傍のトラツプによりメ
モリ特性が定まるので、従来のMNOS素子にお
いて薄膜化に際しての制限となつていた、シリコ
ン窒化膜中のキヤリアの捕獲距離による制約
（Hamptonらの文献：Technical Digest、
International Electoron Device Meeting、
P.374；1979によればシリコン窒化膜薄膜化の限
界は電子の捕獲距離よりも長い正孔の捕獲距離の
二倍であり、190Åが下限値とされていた）を取
除くことができ、シリコン窒化膜の薄膜化を進め
てメモリ素子の低電圧化、高速化を図ることがで
きる。また、シリコン窒化膜を酸化することによ
つて得られ、シリコン作用を決定するトラツプ密
度は、酸化時間及びシリコン窒化膜厚に係らず一
定となるので、本発明素子における設計性は極め
て良好である。
膜３２上に形成されたシリコン酸化膜８と当該シ
リコン窒化膜３２の界面近傍のトラツプによりメ
モリ特性が定まるので、従来のMNOS素子にお
いて薄膜化に際しての制限となつていた、シリコ
ン窒化膜中のキヤリアの捕獲距離による制約
（Hamptonらの文献：Technical Digest、
International Electoron Device Meeting、
P.374；1979によればシリコン窒化膜薄膜化の限
界は電子の捕獲距離よりも長い正孔の捕獲距離の
二倍であり、190Åが下限値とされていた）を取
除くことができ、シリコン窒化膜の薄膜化を進め
てメモリ素子の低電圧化、高速化を図ることがで
きる。また、シリコン窒化膜を酸化することによ
つて得られ、シリコン作用を決定するトラツプ密
度は、酸化時間及びシリコン窒化膜厚に係らず一
定となるので、本発明素子における設計性は極め
て良好である。
更に、シリコンに接してシリコン酸化膜よりも
禁制帯幅が小さく、キヤリアを流し易いシリコン
窒化膜が形成されているので、書き込み／消去が
従来のMNOS素子よりも容易に行なえ、このこ
とも高速、低電圧書き込み／消去を実現するのに
顕著な効果を発揮する。
禁制帯幅が小さく、キヤリアを流し易いシリコン
窒化膜が形成されているので、書き込み／消去が
従来のMNOS素子よりも容易に行なえ、このこ
とも高速、低電圧書き込み／消去を実現するのに
顕著な効果を発揮する。
一方、メモリ素子にとつて重要な記憶保持に関
しては、本発明の構造においては第二のシリコン
窒化膜３２−シリコン酸化膜８の界面近傍のトラ
ツプから第一のシリコン領域１への、トラツプさ
れたキヤリアのバツクトンネリングは第一と第二
のシリコン窒化膜の厚さの合計が35Å以上あれば
十分防ぐことができ、またトラツプされたキヤリ
アのゲート７側への放出は35Å以上のシリコン酸
化膜８が形成されていれば問題なく防ぐことがで
きる。従つて、本発明の構造はまた、ゲート下絶
縁領域１０の薄膜化をも実現することができ、よ
り一層高速で低電圧な書き込み／消去の行なえる
素子の開発に貢献することができる。
しては、本発明の構造においては第二のシリコン
窒化膜３２−シリコン酸化膜８の界面近傍のトラ
ツプから第一のシリコン領域１への、トラツプさ
れたキヤリアのバツクトンネリングは第一と第二
のシリコン窒化膜の厚さの合計が35Å以上あれば
十分防ぐことができ、またトラツプされたキヤリ
アのゲート７側への放出は35Å以上のシリコン酸
化膜８が形成されていれば問題なく防ぐことがで
きる。従つて、本発明の構造はまた、ゲート下絶
縁領域１０の薄膜化をも実現することができ、よ
り一層高速で低電圧な書き込み／消去の行なえる
素子の開発に貢献することができる。
更にまた、本発明の構造によれば次のような利
点も得ることができる。
点も得ることができる。
シリコン酸化膜の禁制帯幅は上記したようにシ
リコン窒化膜のそれに比し大きいため、シリコン
酸化膜はシリコン窒化膜から見た場合、正孔に対
しても電子に対しても障壁として作用する。それ
故、書き込み／消去時に電界効果トンジスタ構造
で不揮発性メモリを実現する場合のゲートからの
キヤリアの注入を防止することができる。従来の
MNOS構造ではゲートからのキヤリアの注入が
あると、主注入キヤリアであるシリコン基板から
の注入キヤリアと逆極性のキヤリアが同時にゲー
トから注入されることになるので、全体としてシ
リコン窒化膜中にトラツプされる電荷が打ち消さ
れ、書き込み／消去効率が低下することになる
が、本発明の構造においては上記のように第二の
窒化膜３２上に酸化膜８があるため、そうした欠
陥が生じないのである。本発明の構造は、従来の
MNOS型素子に対応させると、MONNS型素子、
即ち、Metal−Oxide−Nitride−Nitride−
Semiconductor素子と言うことができる。
リコン窒化膜のそれに比し大きいため、シリコン
酸化膜はシリコン窒化膜から見た場合、正孔に対
しても電子に対しても障壁として作用する。それ
故、書き込み／消去時に電界効果トンジスタ構造
で不揮発性メモリを実現する場合のゲートからの
キヤリアの注入を防止することができる。従来の
MNOS構造ではゲートからのキヤリアの注入が
あると、主注入キヤリアであるシリコン基板から
の注入キヤリアと逆極性のキヤリアが同時にゲー
トから注入されることになるので、全体としてシ
リコン窒化膜中にトラツプされる電荷が打ち消さ
れ、書き込み／消去効率が低下することになる
が、本発明の構造においては上記のように第二の
窒化膜３２上に酸化膜８があるため、そうした欠
陥が生じないのである。本発明の構造は、従来の
MNOS型素子に対応させると、MONNS型素子、
即ち、Metal−Oxide−Nitride−Nitride−
Semiconductor素子と言うことができる。
上記してきた本発明の説明に関しては、既述の
通り、基本構成としての導電性電極７−絶縁膜領
域１０−シリコン領域１から成るキヤパシタ構造
で示してきたが、勿論、電界効果型トランジスタ
構造とすることも容易にでき、それは例えば第５
図Ａに示す構成により得ることができる。即ち、
ゲート７の下にあつて平面的に見て当該ゲート７
と一部重なるようにソース領域５、ドレイン領域
６を各設ければ良い。
通り、基本構成としての導電性電極７−絶縁膜領
域１０−シリコン領域１から成るキヤパシタ構造
で示してきたが、勿論、電界効果型トランジスタ
構造とすることも容易にでき、それは例えば第５
図Ａに示す構成により得ることができる。即ち、
ゲート７の下にあつて平面的に見て当該ゲート７
と一部重なるようにソース領域５、ドレイン領域
６を各設ければ良い。
また、この種の電界効果型トランジスタ構造に
本発明を適用する場合、ドレイン、ソースとゲー
ト間の耐圧を大きく採るためには第５図Ｂに示す
構造を採ることもできる。つまり、ゲート領域の
全部にではなく、例えば略ゞ中央部分にのみ本発
明の三層絶縁膜構造３１，３２，８を構成し、ソ
ース及びドレインの各領域に近いゲート領域部分
では基板１とゲート７との間に厚い絶縁膜２０を
形成するようにしても良く、こうした構成でメモ
リアレイを組むこともできる。
本発明を適用する場合、ドレイン、ソースとゲー
ト間の耐圧を大きく採るためには第５図Ｂに示す
構造を採ることもできる。つまり、ゲート領域の
全部にではなく、例えば略ゞ中央部分にのみ本発
明の三層絶縁膜構造３１，３２，８を構成し、ソ
ース及びドレインの各領域に近いゲート領域部分
では基板１とゲート７との間に厚い絶縁膜２０を
形成するようにしても良く、こうした構成でメモ
リアレイを組むこともできる。
これまで述べてきた実施例においては、第一の
シリコン領域１は通常のシリコン基板を想定して
いるかのようにして示してきたが、SOS基板やシ
リコン基板の表面に分離的に形成されたシリコン
領域を第一のシリコン領域１とし、その上に上述
してきた本発明の構成を採ることもできる。そこ
で、こうしたことにも鑑みて改めて本発明を見直
すと、本発明の特徴的な構成部分である導電性電
極７と第一シリコン領域１との間の三層絶縁膜構
造３１，３２，８は、当該導電性電極下の絶縁構
造領域１０の全域に亘る必要はなく、少なくとも
その一部分に適用されていれば本発明の要旨を満
たすことが分かる。
シリコン領域１は通常のシリコン基板を想定して
いるかのようにして示してきたが、SOS基板やシ
リコン基板の表面に分離的に形成されたシリコン
領域を第一のシリコン領域１とし、その上に上述
してきた本発明の構成を採ることもできる。そこ
で、こうしたことにも鑑みて改めて本発明を見直
すと、本発明の特徴的な構成部分である導電性電
極７と第一シリコン領域１との間の三層絶縁膜構
造３１，３２，８は、当該導電性電極下の絶縁構
造領域１０の全域に亘る必要はなく、少なくとも
その一部分に適用されていれば本発明の要旨を満
たすことが分かる。
以上の説明を纒めて本発明の特徴を顕かにする
と次のようになる。
と次のようになる。
導電性電極７下の絶縁構造領域１０中の少な
くとも一部分に、第一のシリコン領域１表面か
ら、直接窒化による第一のシリコン酸化−窒化
膜乃至シリコン窒化膜３１、CVDによる第二
のシリコン窒化膜３２、熱酸化によるシリコン
酸化膜８、の順に三層絶縁膜構造にしたことに
より、従来のMNOS素子にない書き込み／消
去の高速化、低電圧化、当該絶縁構造領域１０
の薄膜化を実現できる。
くとも一部分に、第一のシリコン領域１表面か
ら、直接窒化による第一のシリコン酸化−窒化
膜乃至シリコン窒化膜３１、CVDによる第二
のシリコン窒化膜３２、熱酸化によるシリコン
酸化膜８、の順に三層絶縁膜構造にしたことに
より、従来のMNOS素子にない書き込み／消
去の高速化、低電圧化、当該絶縁構造領域１０
の薄膜化を実現できる。
第一のシリコン酸化−窒化膜乃至シリコン窒
化膜３１を直接窒化によつて形成することによ
り、当該膜と第一のシリコン領域１との間の良
好な界面特性を得ることができる。
化膜３１を直接窒化によつて形成することによ
り、当該膜と第一のシリコン領域１との間の良
好な界面特性を得ることができる。
第二のシリコン窒化膜３２を熱酸化してシリ
コン酸化膜８を成長させることにより、この酸
化膜８と第二のシリコン窒化膜３２との界面に
一定のメモリ作用を支配するトラツプを形成す
ることができ、設計性に優れている。
コン酸化膜８を成長させることにより、この酸
化膜８と第二のシリコン窒化膜３２との界面に
一定のメモリ作用を支配するトラツプを形成す
ることができ、設計性に優れている。
メモリ作用を支配するトラツプが、第一のシ
リコン域域１から離れた位置に極在するため、
記憶保持特性に優れている。
リコン域域１から離れた位置に極在するため、
記憶保持特性に優れている。
第二のシリコン窒化膜３２の表面にシリコン
酸化膜８で障壁を作ることによつて、第一のシ
リコン領域１から注入された所期のキヤリアの
捕獲効率を高め、書き込み／消去の効率を高め
ることができる。
酸化膜８で障壁を作ることによつて、第一のシ
リコン領域１から注入された所期のキヤリアの
捕獲効率を高め、書き込み／消去の効率を高め
ることができる。
第一のシリコン領域１に接する絶縁膜が、従
来のシリコン酸化−窒化膜乃至シリコン窒化膜
３１なので、書き込みが容易であり、ひいては
低電圧動作を実現できる。
来のシリコン酸化−窒化膜乃至シリコン窒化膜
３１なので、書き込みが容易であり、ひいては
低電圧動作を実現できる。
このように、本発明は、従来にない電気的高速
低電圧書き込み／消去が可能で設計性も良く安定
性にも優れている不揮発性半導体記憶素子を提供
するものであり、この種分野に寄与すること大な
るものである。
低電圧書き込み／消去が可能で設計性も良く安定
性にも優れている不揮発性半導体記憶素子を提供
するものであり、この種分野に寄与すること大な
るものである。
第１図は従来の不揮発性半導体メモリ素子の一
例としてのMNOS型メモリ素子の概略構成図、
第２図は本発明の基本的な実施例の概略構成図、
第３図及び第４図は本発明素子の動作及び特性に
関する説明図、第５図は本発明の他の実施例の概
略構成図、である。 図中、１は第一のシリコン領域、７は導電性電
極、８は第三絶縁膜乃至シリコン熱酸化膜、１０
は導電性電極下絶縁構造領域、３１は第一絶縁膜
乃至第一のシリコン酸化−窒化膜乃至シリコン窒
化膜、３２は第二絶縁膜乃至第二のシリコン窒化
膜、である。
例としてのMNOS型メモリ素子の概略構成図、
第２図は本発明の基本的な実施例の概略構成図、
第３図及び第４図は本発明素子の動作及び特性に
関する説明図、第５図は本発明の他の実施例の概
略構成図、である。 図中、１は第一のシリコン領域、７は導電性電
極、８は第三絶縁膜乃至シリコン熱酸化膜、１０
は導電性電極下絶縁構造領域、３１は第一絶縁膜
乃至第一のシリコン酸化−窒化膜乃至シリコン窒
化膜、３２は第二絶縁膜乃至第二のシリコン窒化
膜、である。
Claims (1)
- 【特許請求の範囲】 １ 第一のシリコン領域と；該第一のシリコン領
域の表面に形成された絶縁構造領域と；該絶縁構
造領域の表面に形成された導電性電極と；から成
る不揮発性半導体メモリ素子であつて、 上記導電性電極下の絶縁構造領域の少なくとも
一部分には、上記第一のシリコン領域表面から順
に第一、第二、第三の各絶縁膜から成る三層絶縁
膜構造が設けられ； 第一のシリコン領域に接する上記第一の絶縁膜
は直接窒化によつて形成されたシリコン酸化−窒
化膜乃至はシリコン窒化膜であり； 上記第二の絶縁膜は、上記第一の直接窒化によ
る絶縁膜表面に形成された化学的気相成長法によ
るシリコン窒化膜である一方で； 上記第三の絶縁膜は上記第二のシリコン窒化膜
を熱酸化することにより形成したシリコン酸化膜
であることを特徴とする不揮発性半導体メモリ素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163470A JPS6055669A (ja) | 1983-09-06 | 1983-09-06 | 不揮発性半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163470A JPS6055669A (ja) | 1983-09-06 | 1983-09-06 | 不揮発性半導体メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055669A JPS6055669A (ja) | 1985-03-30 |
| JPS6357945B2 true JPS6357945B2 (ja) | 1988-11-14 |
Family
ID=15774480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163470A Granted JPS6055669A (ja) | 1983-09-06 | 1983-09-06 | 不揮発性半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055669A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527859B2 (ja) * | 1991-08-12 | 1996-08-28 | 市三郎 斉藤 | 多層床面よりなる駐車場における昇降用路面 |
| JPH07113281B2 (ja) * | 1992-06-04 | 1995-12-06 | 大井建興株式会社 | 連続傾床型自走式立体駐車場 |
| JP2000200842A (ja) * | 1998-11-04 | 2000-07-18 | Sony Corp | 不揮発性半導体記憶装置、製造方法および書き込み方法 |
| JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP4696383B2 (ja) * | 2001-03-28 | 2011-06-08 | ソニー株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1983
- 1983-09-06 JP JP58163470A patent/JPS6055669A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055669A (ja) | 1985-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0436156B1 (en) | Nonvolatile semiconductor memory device having tunnel insulating film structure | |
| KR100688575B1 (ko) | 비휘발성 반도체 메모리 소자 | |
| US7247538B2 (en) | Methods of fabricating floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers | |
| US4868632A (en) | Nonvolatile semiconductor memory | |
| KR100372328B1 (ko) | 반도체저장장치 | |
| US6707082B2 (en) | Ferroelectric transistor | |
| US20030089935A1 (en) | Non-volatile semiconductor memory device with multi-layer gate insulating structure | |
| US20050167734A1 (en) | Flash memory devices using large electron affinity material for charge trapping | |
| US4717943A (en) | Charge storage structure for nonvolatile memories | |
| JP2009135494A (ja) | 消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法 | |
| JP2002118184A (ja) | 不揮発性半導体記憶装置の動作方法 | |
| JPH05267684A (ja) | 不揮発性記憶素子 | |
| JPS6357945B2 (ja) | ||
| US7432547B2 (en) | Non-volatile memory device with improved data retention and method therefor | |
| JPS6320387B2 (ja) | ||
| KR100819003B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| JPH05129630A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0992738A (ja) | 半導体装置およびその製造方法 | |
| US7473959B2 (en) | Non-volatile semiconductor memory devices and methods of fabricating the same | |
| JP3272007B2 (ja) | 電荷トラップ膜の製造方法 | |
| JPH0358188B2 (ja) | ||
| JPS6364061B2 (ja) | ||
| JP2006196643A (ja) | 不揮発性半導体記憶装置 | |
| JPS6136976A (ja) | 半導体記憶装置の製造方法 | |
| JPS6059779A (ja) | 半導体記憶装置の製造方法 |