JPS6358873A

JPS6358873A - 半導体装置及びその製造方法

Info

Publication number: JPS6358873A
Application number: JP20297586A
Authority: JP
Inventors: Yoshihide Nagakubo; 長久保　吉秀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-29
Filing date: 1986-08-29
Publication date: 1988-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置及びその製造方法に関し、特に、
微細なトランジスタを備えた半導体装置及びそれをｌ！
ｌ造づるのに好適な製造方法に関する。

（従来の技術）第１２図は、従来の製造方法によって製造された従来の
半導体装置の一部を示す平面図である。

４１はソース領域、４２はドレイン領域、４３はゲート
電極であり、それらには電極取り出しのためのコンタク
トホール４４〜４６が形成される。

それらの形成に当っては、各部に寸法的な余裕をもたせ
る必要がある。即ら、各コンタクトホール４４〜４６の
寸法が１．２μｍｘｌ、２μｎ）であるとした場合、そ
の寸法のコンタクトホールを形成するには、ソース領域
４１及びドレイン領域４２においてはコンタクトホール
４４〜４６のまわりに０．７μｍ程度の余裕が必要であ
り、イれらのホール４４．４６とゲート電極４３との間
には１．２μｍ程度の余裕が必要である。このような余
裕は、トランジスタ自体の動作には直接的な関係はなく
、よって不要であるに越したことはない。しかしながら
、そのような余裕が必要なのは、コンタクトホールを形
成するための写真蝕刻法による加工寸法精度、パターン
の重ね合わけ精度及びソース・ドレイン領域形成時の寸
法粘度等に起因する。

（発明が解決しようとする問題点）このような余裕は、微細な素子を高密度に集積するＬＳ
Ｉにおいては、かなりの余裕を占め、特に、ｆｆ１Ｌｓ
　１においては高集積化の上で大きな障害となっている
。

本発明の目的は、高集積化が容易な半導体装置を提供す
ると共にそのような半導体装置の製造方法を提供するこ
とにある。

〔発明の構成〕

（問題点を解決するための手段）本発明の半導体装置は、半導体基板と、その基板の表面
部分に形成された一対のフィールド酸化膜と、前記一対
のフィールド酸化膜に挟まれた位置に形成されたソース
領域及びドレイン領域と、前記ソース領域及び前記トレ
イン領域に挟まれた位置にゲート酸化膜を介して形成さ
れたゲート電極と、前記ソース領域上とそれに連なる前
記フィールド酸化膜上に形成され前記ソース領域に接触
するソース配線層と、前記ドレイン領域上とそれに連な
る前記フィールド酸化膜上に形成され前記ドレイン領域
に接触するドレイン配Ｉ！ｌ１層と、前記ゲート電極上
に設けられたゲート配線層と、を描えたものとして構成
される。

本発明の製造方法は、半導体基板の表面部分の一対のフ
ィールド酸化膜に挟まれた位置にソース［及びドレイン
領域を形成すると共に、それらの領域間に挟まれた位置
にゲート酸化膜を介してゲート電極を堆積形成する工程
と、前記半導体基板上に前記ゲート電極の側壁下端部分
に対応して形成される隅部を備えた第１の膜を形成する
工程と、前記第１の膜をエツチングすることにより、前
記隅部に、先端がゲート電極の下端部分及びソース領域
の内側部分に達する溝と、先端がゲート電極の下端部分
及びドレイン領域の内側部分に達する溝とをそれぞれ形
成する工程と、それらの溝に第２の膜を埋設させる工程
と、それらの第２の膜を残存させたまま前記第１の模を
除去する工程と、導電性材料をＩｉｉ積させることによ
り前記ソース領域上とそれに運なる前記フィールド酸化
膜上にソース配￥Ａ層を形成し、前記ドレイン領域上ど
それに連なる前記フィールド酸化膜、ヒにドレイン配線
層を形成し、前記ゲート電極上にゲート配線層を形成し
、凸らに前記第２の膜上に後に除去される除去配線層を
形成する工程と、前記第２の躾を前記除去配線層と共に
除去する工程と、を備えたものとして構成される。

（作　用）本発明の半導体装置においては、ソース領域、ドレイン
領域及びゲート電極に接続される各配線層は、コンタク
トホールを通してではなく、直接的に接続される。

本発明の製造方法においては、各配線層の形成時に、第
２の膜により、各配線層間が明所された状態となる。

（実施例）第１図は、本発明の半導体装置の実施例を示す。同図に
おいて、１は半導体基板であり、その表面部分に一対の
フィールド酸化膜２ａ、２ｂが形成されている。それら
の一対のフィールド酸化ｓ２ａ、２ｂに挟まれた位置に
ソース領［４及びドレイン領［５が形成されている。さ
らに、それらの領域４，５に挟まれたｔ２買にゲート酸
生成１０を介してゲート電（参１２が形成されている。

ソース領域４上とそれに連なるフィールド酸化膜２ａ上
にソース配ｔｆＡ層１２が形成されてＪ３す、その配線
Ｆ１１２はソース領域４に接触している。ドレイン領域
５上とそれに連なるフィールド酸化膜２ｂ上にドレイン
配線層１３が形成され、その配線層１３はドレイン領域
５に接触している。ゲート電極３上にゲート配線層１４
が形成されている。

次に、以上に説明した半導体装置の’ＦＪ　ｎ方法の実
施例について述べる。

第２図は、従来の周知技術により製造した未完成状態の
半導体装置を示寸。同図において、１は半導体基板であ
り、その表面に素子分離領域となるフィールド酸化膜２
ａ、’２ｂ、ゲート酸化４ｔＡ１０、ポリシリコンのゲ
ート電極３、ソース領域４及びドレイン領域５を形成し
である。この半導体装置上に第１の被膜としてプラズマ
ＣＶＤ法によるＳｉＯ２膜（第１の膜）６を０．６μｍ
の厚さに形成する。このＳ　ｉ　０２　ｖＡ６には、ゲ
ート電ｌｊ３の側壁の下端部分３ａに対応して隅部７が
形成される。

次に、５ｉＯ２１］ｕ６を等方性エツチングするために
フッ化アンモニウムによって２分間程度エツチングする
。このエツチングにおいては、ＳｉＯ２膜６、即ら、プ
ラズマＣＶＤＲ化膜の膜質特性によって、隅部７が平坦
部８よりも急速にエツチングされる。これにより、隅部
７が完全にエツチングされてソースｌｌ１ｉ４、ドレイ
ン領域５及びゲート電極３に達する溝９が形成される。

この状態においても、平坦部８は０．４μｍ程度残存す
る（第３図）。

この掛、上面にフォトレジスト（第２の膜）１１をスピ
ンコード仏によりコーティングする（第４図〉。

さらに、その後、フォトレジスト１１を全面的にエツチ
ングし、：端９にのみフォトレジスト１１を残存させる
（第５図）。

次に、フッ酸系のエツチング液によってエツチングする
ことによって５１０２膜６を全部除去する（第６図）。

この後、通常のへ９スパッタ法により、各配線層１２〜
１５を０．４μｍの膜厚で形成する（第７図）。ソース
配線層１２は、ソース領ｈ２４上とそれに連なるフィー
ルド酸化膜２ａ上に形成され、その配置層１２とソース
領域４とが接触している。

ドレイン配線層１３は、ドレイン領域５Ｆとそれに連な
るフィールド酸化膜２ｂ上に形成され、その配線層１３
とドレイン領ｌ１ｌｉ５とが接触している。

ゲート配線層１４はゲート電極３上に形成される。

除去配線層１５は後に除去されるべきもので６うり、フ
ォトレジスト１１上に形成される。

次に、酸素ガスを主成分とする反応ガスを用いて行なわ
れるプラズマエツチング法によりフォトレジスト１１を
エツチング除去し、さらに水洗処理を行なうことにより
フォトレジスト１１上に堆積していた八１の除去配線層
１５も除去される（第８図）。第９図は、第８図を平面
的に見たものであり、その第９図から明らかなように、
ゲート主働３に沿って８配線層１２〜１５が分離されて
いる。

この後、各配Ｉ！ｉ１層１２〜１５に対して周知の写真
蝕刻法やドライエツチング法に基づく処理を施すことに
よりＡ９配線パターンが形成され、ソース領ＶＡ４、ド
レイン領域５及びゲート電極３が配線的に分離される（
第１０図）。即ち、各電極間のＡ」の配線層がセルファ
ラインで分離される。

なお、第１の膜としてプラズマＣＶＤ法によるＳ　＋　
０２　ｗＡ６を用いたが、プラズマＣＶＤ酸化膜以外の
８１０２膜でも、さらには５ｉｎ２膜以外の膜であって
も、プラズマＣＶＤ法による５ｉＯ２−膜と同様に、隅
部７が平坦部８よりも速くエツチングされるものであれ
ば用いることができる。まＩｃ１第２の膜としてフォト
レジスト１１を用いたが、このレジスト１１と同様に、
第１の膜を除去する際にも残存する膜であれば、レジス
ト１１以外のものでも用いることができる。

このように、本発明の実施例によれば、ソース領域、ド
レイン領域等に配ＫＡ層を直接接続Ｊるようにしたので
、それらからＫＫを取り出すのに、コンタクトホールを
形成する際に要７にされる非有効領域（余裕）を必要と
けず、ソース領域とトレイン領域間のアルミニウム配線
がセルフ７ラインで分離され、そのため微細素子形成に
好適である。

比較のために、第１１図に、現状技術で形成された第１
０図と同一の電気特性の素子を示した。

両者のパターン面積を比較１′ることにより、現状技術
で微細素子を構成した場合には、コンタクトホール周辺
にかなりの無駄なエリアを必要とすることがわかる。

なお、第１１図において、２１は素子領域、２２はソー
ス領域、２３はゲート電極、２４はドレイン領域、２５
．２６はコンタクトホール、２７．２８はコンタクトを
示す。ゲート電極２３は幅１．０μｍして形成されてい
る。

また、第１０図及び第１１図から明らかなように、それ
らの各図に表わされたトランジスタの電気的特性を等し
くするために、両トランジスタのゲート電１への長さ及
び幅を等しくすると共に、第１０図における各配線層１
２．１３とソースｇＡｉｉ！４・ドレイン領域５との接
触面積と、第１１図のコンタクト２７．２８とソース領
域２２・ドレイン領域２４との接触面積とが等しくなる
ようにしている。

（発明の効果〕本発明の半導体装置によれば、半導体装置を集積度の高
いものとして得ることができる。

また、本発明の￥Ｊ逍方法によれば、セルファラインに
より高集積度の半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の半導体装置の実施例を示ｖｐｉ面図、
第２図〜第１０図は本発明の詳細な説明するための工程
図、第′１１図は第１０図に示すトランジスタと同等の
トランジスタを従来の方法で製造した場合に得られるト
ランジスタの平面図、第１２図は従来の方法によって得
られるトランジスタの平面図である。１・・・半導体基板、２ａ、２ｂ・・・フィールド酸化
膜、３・・・ゲート電極、３ａ・・・下端部分、４・・
・ソース領域、５・・・ドレイン領域、６・・・５ｈｏ
２嘆、７・・・隅部、８・・・平坦部、９・・・溝、１
０・・・ゲート酸化膜、１１・・・フォトレジスト、１
２・・・ソース配線層、１３・・・トレイン配線層、１
４・・・ゲート配線層、１５・・・除去配線層、２１・
・・素子領域、２２・・・ソース領域、２３・・・ゲー
ト電極、２４・・・ドレイン領域、２５．２６・・・コ
ンタクトホール、２７．２８・・・コンタクト、４１・
・・ソース領域、４２・・・ドレイン領域、４３・・・
ゲート電極、４４〜４６・・・コンタクトホール。出願人代理人　　Ｆｉ　　　藤　　−雄ち９　図　　　
　　　札１０　　図尾１１　　図尾１２　　図

Claims

【特許請求の範囲】１、半導体基板と、その基板の表面部分に形成された一
対のフィールド酸化膜と、前記一対のフィールド酸化膜
に挟まれた位置に形成されたソース領域及びドレイン領
域と、前記ソース領域及び前記ドレイン領域に挟まれた
位置にゲート酸化膜を介して形成されたゲート電極と、
前記ソース領域上とそれに連なる前記フィールド酸化膜
上に形成され前記ソース領域に接触するソース配線層と
、前記ドレイン領域上とそれに連なる前記フィールド酸
化膜上に形成され前記ドレイン領域に接触するドレイン
配線層と、前記ゲート電極上に設けられたゲート配線層
と、を備えたことを特徴とする半導体装置。２、半導体基板の表面部分の一対のフィールド酸化膜に
挟まれた位置にソース領域及びドレイン領域を形成する
と共に、それらの領域間に挟まれた位置にゲート酸化膜
を介してゲート電極を堆積形成する工程と、前記半導体基板上に前記ゲート電極の側壁下端部分に対
応して形成される隅部を備えた第１の膜を形成する工程
と、前記第１の膜をエッチングすることにより、前記隅部に
、先端がゲート電極の下端部分及びソース領域の内側部
分に達する溝と、先端がゲート電極の下端部分及びドレ
イン領域の内側部分に達する溝とをそれぞれ形成する工
程と、それらの溝に第２の膜を埋設させる工程と、それらの第
２の膜を残存させたまま前記第１の膜を除去する工程と
、導電性材料を堆積させることにより前記ソース領域上と
それに連なる前記フィールド酸化膜上にソース配線層を
形成し、前記ドレイン領域上とそれに連なる前記フィー
ルド酸化膜上にドレイン配線層を形成し、前記ゲート電
極上にゲート配線層を形成し、さらに前記第２の膜上に
後に除去される除去配線層を形成する工程と、前記第２の膜を前記除去配線層と共に除去する工程と、を備えたことを特徴とする半導体装置の製造方法。３、前記第１の膜がＣＶＤ酸化膜であることを特徴とす
る特許請求の範囲第２項に記載の半導体装置の製造方法
。４、前記第１の膜がプラズマ雰囲気で形成されるＣＶＤ
酸化膜であることを特徴とする特許請求の範囲第２項に
記載の半導体装置の製造方法。