JPS6359216A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、「発明の目的］ 〔産業上の利用分野〕 本発明は、非整数の分周もできる分周回路に関するｂの
である。

（従来の技術） 通常の分周回路で１９られる分周比は、整数に限定され
ている。分周回路は多くの装置に利用されている有用な
回路であるが、本明細書ではＰ　ｌ−Ｌ（ｐｈａｓｅ　
１ｏｃｋｅｄ　１ｏｏｐ　）に利用されている分周回路
を例に上げ、非１！＋！数の分周をも行なうことができ
る分周回路は特に有用である旨を説明する。

第７図はＰＬＬによる周波数シンセサイザを示した図で
ある。同図において、位相検出器１に加えられる基準周
波数を一’　ｒ　％装置の出力周波数を１０、分周回路
５の出力周波数（帰還周波数）を／−５、加えられた信
号Ａにより選択された分周回路５の分周比をＮとする。

このような第７図の装置は、ｆｒ＝ｆ５となった時にル
ープがロックし、その時、次式が成立することが知られ
ている。

１０＝Ｎ−／ｒ　　　　　　　　　　　　　（りそして
、例えば、一定な温度に制罪された水晶発振器（図示せ
ず）から基準周波数ｆｒを取出し、分周器２８５に加え
る１３号、へにより分周比Ｎを切換れば、ＶＣＯ４から
安定な周波数ＩＱを取出すことができる。ここで分周比
Ｎを整数（例えばＮ＝１０、１１．・・・）しか選択で
きないとすれば、出ツノ周波敗１０の周波数分解能は／
ｒである。

従って第７図の装置から高分解能の出力周波数ｆｏを取
出そうとすれば基準周波数／ｒを小さな値（低い値）に
しなければならない。

しかし、基準周波数／ｒを低い伯にすると、第７図の装
置にはループフィルタ３等の時間遅れ要素があるため、
出力周波数ｆｏの切換えに多くの時間がかかるようにな
る。出力周波数Ｉ０の切換時間は、一般に基準周波数の
周期（１／／ｒ）の数１０倍かかる。

周波数シンセサイザ等、分周回路を利用した装置の多く
は、出力周波数ｆ０を短時間で切換えることが要求され
る。従って、分周比Ｎを非整数の値に選べることができ
れば、以上の問題を解決することができる。

このようなことから、分周比Ｎを非整数とすることがで
きる分周回路が、実公昭６０−１０１２８号「周波数合
成装置」に開示されている。

〔発明が解決しようとする問題点〕

実公昭６０−１０１２８号の回路は、所謂［フラクショ
ナルＮ回路］と呼ばれるものであるが、この回路を実現
するには、実公昭６０−１０１？８号公報の第７頁〜第
８頁８行目に記載されているように、ＶＣＯの制御信号
をＶＣＯの直前で補正する必要がある。しかし、この補
正はｖＣＯのＬｌｌ　１１＋信号に補正電圧を加えるも
のであるため、出力周波数１゜に理想波形と異なる不連
続な波形（ノイズ）が発生する場合がある。

本発明の目的は、このようなノイズを生ずることな（、
非整数の分周比を持つことができる分周回路を提供する
ことである。

口、「発明の構成」 〔問題点を解決するための手段〕 本発明は、上記問題点を解決するために入力信号（Ｓ、
）を導入し、Ｍ分周とＮ分周の切換ができる可変分周器
と、 その出力信号（Ｃ＋　）の遅延を行なう可変遅延回路と
、 Ｍ分局用の補正量とＮ分周用の補正量とを積粋する積算
回路と、 入力信号（Ｓ＜　）の周波数の逆数に比例した電圧を得
る比例回路と、 を備え、前記積算回路の出力信号と比例回路の出力信号
との掛鋒値で前記可変遅延回路における遅延量を制御す
るようにしたしのである。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明に係る分周回路の構成例を示した図で
ある。同図において、ＳＬは分周回路の入力信号であり
、ＳＡは分周回路の出力信号である。第７図に対応させ
れば、Ｓ、はＶＣＯ４からの信号（ｆ、）であり、ＳＡ
は分周回路５の出力信号（ｆ５）である。

１は可変分周）Ｓであり、制御信号Ｃ２により分周比が
（Ｍ）又は（Ｎ）に切換えられる分周器である。本明細
書では、ｉｔ、制御信＠Ｃ２が゛旧ｇｈ”の時にＭ分周
が選択され、“’ｌｏｗ”ならＮ分周が選択されるもの
とする。この制御信号Ｃ２は、後述するフリップフロッ
プから出力されるものである。

また、分周比の値であるＭ、Ｎは、外部から設定され、
以下では　Ｍ＜Ｎ　　として説明する。このような可変
分周器１は、ありふれたデジタル技術を用いて容易に実
現することができるので、水用ｍ書では、この可変分周
器の具体的構成例については説明しない。

３は可変遅延回路であり、可変分局器１から導入した信
号ＣＩの遅延時間を制御信号Ｃ４により変えることがで
きるものである。この可変遅延回路３の具体的構成例に
ついては後述する。

４はセレクタであり、制御信号Ｃ′２により加えられた
補正量Δｉ、ΔＮのどちらかを選択して、次段に伝える
スイッチ手段である。水明１１１古では、制御信号Ｃ２
が゛旧ｇｈ”の時にΔｉが選択され、“ｌｏｗ”ならΔ
Ｎが選択されるものとする。

５は積算回路であり、例えば、加体器２０とレジスタ２
１とで構成される。この積算回路５はセレクタ４を介し
て補正量（Δ１．ΔＮ）を加算器２０に導入している。

そして、前の加算出力（レジスタ２１の出力）と、導入
した補正量とを加算し、次段に出力するものである。レ
ジスタ２１には可変分周器１の出力信＠Ｃ５が加えられ
、この信号Ｃ４のタイミングに従って、積算回路５は信
号を出力する。

７は比例回路であり、導入した入力信号ＳＬの周波数（
本明細書では７ｏ）の逆数に比例した電圧を発生させる
回路である。この回路の具体的構成例については後述す
る。

８はＤＡ変換器である。このＤＡ変換器８は、基準信号
として比例回路７の出力Ｃ３を用い、積痒回路５のデジ
タル出力（Ｂ）をアナログ信号に変換している。従って
、ＤＡ変換器８の出力信号Ｃ４は、積痺回路５の出力（
Ｂ）と比例回路７の出ノＪＣ３のｌｉ）輝した結果を表
わしている。このＤＡ変換器８の出力Ｃ４は、可変遅延
回路３の遅延間を制御する信号として用いられる。

９．１１はゲート回路であり、後述するフリップフロッ
プからの信号によりゲートの開閉が制御され、導入した
可変分周器１の出力Ｃ１を次段のカウンタ１３．１５に
加えている。

カウンタ１３．１５は、外部からの信号によりカウント
値ｍ、ｎが設定され、ゲート回路９．１１から導入した
信号によりカウントダウンする。そして、゛の″を示す
信号を次段のフリップフロップ１６に加える。

フリップフロップ１ＧのＱ出力は、上述したように制御
信号Ｃ２として使用される。

第２図は第１図回路の各部のタイムチレートであり、波
形の左端に信号名称を記しである。

以上のように構成された第１図装置の動作概要から説明
する。

本光明は可変分周器１に導入した入力信号Ｓ。

を分周比Ｍでｍ回分周し、次に分周比Ｎでｎ回分周する
。従って、入力パルスは（ｌｙ１ｍ＋Ｎｎ　）個であり
、出力パルスは（ｍ＋ｎ）個であるから第１図における
全体の分周比Ｔは（２）式で表わされる。

従って、（２）式のように、Ｍ−Ｎの間の非整数の分周
比を実現できる［第２図のく２）の波形を参照二人力パ
ルス３３個に対して１０個の出力パルス］。しかし、こ
のままでは、第２図（２）に示すように、Ｍ分周時と、
Ｎ分周時では、分周されたパルスの周期が異なってしま
い不都合である。

そこで、本発明では分周されたパルスの周期がＭ分周時
とＮ分周時とで等しくなるように以下の手段を講じてい
る。即ち、分周比Ｍでｍ回分周し、得られた信号Ｃ７の
ｍ個のパルスを可変遅延回路続いて分周比Ｎでｎ回分周
し、（りられた信号Ｃ積篩的に遅延間を減少させる。な
お、 このようにすることで、１りられた（ｍ＋ｎ）個の出力
パルスの周期はＭ分周時とＮ分周時とで等しくなる［第
２図の（８）参照］。

以下、詳細に本発明を説明する。

第２図の例では、Ｍ＝３．Ｎ＝４．ｍ＝７．　ｎ＝３で
、全体の分周比Ｔ＝３３／１０＝　３．３　　の場合を
表わしており、この図を参照しながら説明する。

フリップフロップ１Ｇはリセットされ（制御信号Ｃ２は
’ｈｉｇｂ”　）　、カウンタ１３と１５には、所定の
値ｍ、ｎが外部からセットされている。また、レジスタ
２１の内容はゼロとなっている。

今、制御信号Ｃ２が°“旧ｇｈ”であるから、可変分周
器１の出力Ｃ１は、入力信Ｆ３　Ｓ　ｒのパルスがＭ個
（第２図の例では３個）印加されるごとに１個のパルス
を出力する［第２図の（２）参照］。この信号Ｃ１の立
上がりエツジで、レジスタ２１には、（古いレジスタの
値：Ｏ）＋（Δｉの値：　　０，３）がロードされる［
第２図の（７）参照］。なお、補正量Δｉ、ΔＮについ
ては後述する。レジスタ２１の出力（８＝Δ、　＝　０
．３）は、ＤＡ変換器８にて比に応じて可変分周器１の
出力パルスＣＩを遅らせる［第２図の（８）参照］。即
ち、第２図で入カイΔ月ＳＬの４元口の立上がりエツジ
で生じた信号Ｃ９の立下りを（Ｂ）の値０．３だけ遅ら
せて出力信号ＳＡのパルスの立下りを作る。

次に信号Ｃ１が立上がる時、再びレジスタ２１の値を更
新して、２Δ閂−０，６を１ｑで、それだけ遅々と積算
的に信号Ｃ１の遅延量を増加させる［第２図の（７）と
（８）］。

カウンタ１３は信号Ｃ３の立上がりエツジで設定値ｒｎ
（＝３＞が減少し、その値がゼロになると［第２図の（
４）参照］、フリップフロップ１６を反転させ、可変分
周ＶＳ１の分周比はＮ［第２図では３］となる。従って
、レジスタ２１に加えられる補正量はΔＮ［第２図では
ΔＮ＝−０，７：第２図の（６）参照］となる。ここで
、ΔＮはマイナスの値である。

従って、レジスタ２１の出力値Ｂは、今度は減少してい
く〔第２図の（７）参照］。従って、可変遅延回路３に
おける遅延量は、分周比Ｍ→Ｎへ切奸わった時点より減
少する。また、信号Ｃ１の立下りをカウンタ１５でダウ
ンカウントする［第２図の（５）参照１゜以下、同様な
動作により、可変遅延回路３［第２図の（７）と（８）
参照］。

カウンタ１５がゼロになると、−巡の動作が完了したこ
とになる。そして、フリップフロップ１Ｇを反転し、カ
ウンタ１５をカウンタ１３として再度、ｍ。

ｎをロードして、以上の動作を繰返す。

ここで、補正量（Δｉ、ΔＮ）を説明する。

出力信号ＳＡのパルスを遅らせるべき量は、Ｍ分周の時
、１発当たり（３）式で表わされる損である。

（ＳＡの１周期）　　　（Ｃ＋の１周Ｊｆりここで、王
は、前記した（２）式で表わされる第１図分周回路の全
体の分周比である。

（３）式から第２図では、補正量ΔＭ＝　０．３となる
。

Ｎ分周の時は、それまでの遅れを解消する方向であるか
ら可変遅延回路３における遅延量を減少させる。上述と
同様にして、１発当たりのＳＡの遅れを解消させる量は
（４）式で表わされる。

（Ｃ＋の１周期）−（ＳＡの１周期） （４）式から第２図では、補正量ΔＮ＝０．７となる。

路７により、信号Ｃ１として発生させている。

第３図は、第１図における比例回路７の構成例を示した
図である。また、第４図は第３図のタイムチャートであ
り、左端の記号はその波形に対する信号の名称である。

られる動作を説明する。第３図では、１／２分周器３１
に入力信号Ｓ＋　　（周波数１０）が加えられ、の入力
信号Ｓ、は、１／２分周器３１で信号ｐ１となる［第４
図ｐ１参照］。この信＠ｐ１はスイッチ３４を駆動して
、その結果、増幅器Ｕ１と積分コンデンサ３１からなる
積分器の入力ｐ２が１与られる［第４図のｐ２参照］。

信号ｐ２は、Ｏ−（＋Ｖ）のパルス信号である。この信
号ｐ２を導入した積分器の出力ｐ５は、第４図のように
マイナス方向へ推移する。−方、信号ｐ１の立下りでモ
ノマルチバイブレータ（以下、モノマルチと略寸）３２
は動作し、このモノマルチ３２の出力ｐ３により制御さ
れるスイッチ３Ｇは第４図のように一瞬゛閉″となる。

従って、サンプルホールド回路のコンデンサ３８は積分
器の出力信号ｐ５の電圧を記憶する。

信号ｐ５の電圧は、入力信ｊ３Ｓ　ｔの周波数ｆ。が高
くなればｐ５の電圧の絶対値は小さくなり、ｆ。

が低くなればｐ５の電圧の絶対値は大きくなる。即に比
例した電圧となっている。

その後、信号ｐ３の立下りでモノマルチ３３を動作させ
、その出力ｐ４によりスイッチ３５を第４図のように゛
閉°°として積分コンデンサ３７をリピットす号Ｃ３を
出力する。

次に、第１図における可変遅延回路３の具体例を第５図
を用いて説明する。なお、第６図は第５図のタイムチャ
ートであり、左端の記号はその波形の信号名称である。

第５図においては、第１図の可変分周器１の出力Ｃ１に
よりスイッチ５１をオン・オフし、モノマルチ５３から
第２図の（８）に示す出力信号ＳＡを取出している。

信号Ｃ１が“旧ｇｈ”の時には、スイッチ５１は接点ａ
側どなり、コンデンサ５０の両端電圧を信号Ｃ４と同じ
にする。増幅器Ｕ５の入力側は、仮想接地電位である。

信Ｑ　Ｃ，が“ｌｏｗ　”になると、スイッチ５１は接
点す側になり、コンデンサ５０の一端はスイッチ５１を
介して増幅器Ｕ５の出力端子に接続される。一方、反転
入力に接続されたコンデンサ５０の他端は抵抗５４を介
して電圧（＋Ｖ）に接続されている。従って、増幅器Ｕ
５の出力ａ１の電圧は第６図のように徐々に下がる。そ
こで、第５図と第３図において、Ｃコｙ　＝０５ｏ　ｚ
Ｒ３９−Ｒ５４、＋Ｖ＝＋Ｖ−とすると、積分ノ時定数
は同じであるから第５図の積分器の出力ａ１がゼロクロ
スする時までが遅らせるべき時間である。即ち、コンパ
レータ５２でゼロクロスを検出し、その立上がりエツジ
でモノマルチ５３をトリガずれば、出力ＳＡに所望の波
形が得られる［第６図参照］。なお、モノマルチ５３の
出力パルス幅τは、ＳＡの一番短い周期に対して余裕が
あるように設定する。なお、Ｃ３７はコンデンサ３７の
、Ｃ５０はコンデンサ５０の容量値であり、Ｒ３，は抵
抗３９の、Ｒ５４は抵抗５４の抵抗値である。

なお、第３図と第５図はそれぞれ積分器を用いているが
スイッチ等と組合せてこれをバ用するようにしても良い
。この場合は、積分器の特性のバラツキがキャンセルさ
れ、Ｊ：り高確度になる。

ハ、［本発明の効果Ｊ 以上述べたように、本発明によれば、Ｍ分周とＮ分周を
切換え、その出力を補正するようにしているので、非整
数の分周ができる。それゆえ、ＰＬＬの分周器として用
いれば基準周波数を下げることなく、高分解能かつ高速
切換かできる周波数シンセサイザを実現できる。

従来のフラクショナルＮに比べて本願は分周器の信号を
調整しているので、■ＣＯ制御信号にノイズが重畳する
問題は生じない。

【図面の簡単な説明】

第１図は本発明に係る分周回路の構成例を示す図、第２
図は第１図回路のタイムチャート、第３図は比例回路の
構成例を示す図、第４図は第３図回路のタイムチャート
、第５図は可変遅延回路の構成例を示す図、第６図は第
５図回路のタイムチャート、第７図は可変分周回路の有
用性を説明するための図である。 １・・・可変分周器、３・・・可変遅延回路、４・・・
セレクタ、５・・・積口回路、７・・・比例回路、８・
・・ＯＡ変換器、１３．　Ｉｓ・・・カウンタ、１６・
・・フリップフロップ。 、　　　　　（Ｎ　　　曽　く　い ｎｏ−ｃＬｉ　　　ｌ：ｌ　　　ＣＬ　　　　（Ｊ第５
図 Ｃｔ。 ・Ａ 第　６　図 ｓＡ　　　　　−−τ　　　τ 第７図

Claims (1)

1. 【特許請求の範囲】 入力信号（Ｓ＿ｉ）を導入し、Ｍ分周とＮ分周の切換が
   できる可変分周器と、 その出力信号（Ｃ＿１）の遅延を行なう可変遅延回路と
   、 Ｍ分周用の補正量とＮ分周用の補正量とを積算する積算
   回路と、 入力信号（Ｓ＿ｉ）の周波数の逆数に比例した電圧を得
   る比例回路と、 を備え、前記積算回路の出力信号と比例回路の出力信号
   との掛算値で前記可変遅延回路における遅延量を制御す
   るようにしたことを特徴とする分周回路。