JPS635987B2 - - Google Patents
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- Publication number
- JPS635987B2 JPS635987B2 JP53047270A JP4727078A JPS635987B2 JP S635987 B2 JPS635987 B2 JP S635987B2 JP 53047270 A JP53047270 A JP 53047270A JP 4727078 A JP4727078 A JP 4727078A JP S635987 B2 JPS635987 B2 JP S635987B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- thyristor
- current
- transistor
- equivalent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は複合サイリスタ回路に関し、特に実質
的なゲート電流の流入または流出量を増加させる
ことなく臨界電圧上昇率特性を向上させた複合サ
イリスタ回路に関する。
的なゲート電流の流入または流出量を増加させる
ことなく臨界電圧上昇率特性を向上させた複合サ
イリスタ回路に関する。
サイリスタはアノード・カソード間に単位時間
当りの電圧変化dv／dtの大きな電圧を加えたと
き、誤点弧を起こすことがある。一般にdv／dt
は臨界電圧上昇率あるいはdv／dt耐量と呼ばれ
この値が大きいほど誤点弧が起こりにくい。
当りの電圧変化dv／dtの大きな電圧を加えたと
き、誤点弧を起こすことがある。一般にdv／dt
は臨界電圧上昇率あるいはdv／dt耐量と呼ばれ
この値が大きいほど誤点弧が起こりにくい。
そこで、従来サイリスタのdv／dt特性を向上
させるため第１図に示すようにサイリスタのＰゲ
ート・カソード端子間に抵抗RGKを接続したり、
あるいはエミツタシヨート構造による等価抵抗
（RGK）の値を小さくすることにより行なわれて
きた。ところがゲートトリガに実質的に必要な電
流はこの抵抗を側流する電流をも含むことになり
かなり大きな電流が必要となるのみでなくこの実
質的なトリガ電流の帰路がガソード端子に接続さ
れる被制御回路を通るためこの回路を流れる電流
の増大が悪影響をおよぼすことがあつた。特にサ
イリスタが音声等アナログ信号のスイツチングに
用いられる場合この実質的なトリガ電流は雑音と
して扱われ全体のＳ／Ｎ比低下信号の忠実性劣化
を招いていた。
させるため第１図に示すようにサイリスタのＰゲ
ート・カソード端子間に抵抗RGKを接続したり、
あるいはエミツタシヨート構造による等価抵抗
（RGK）の値を小さくすることにより行なわれて
きた。ところがゲートトリガに実質的に必要な電
流はこの抵抗を側流する電流をも含むことになり
かなり大きな電流が必要となるのみでなくこの実
質的なトリガ電流の帰路がガソード端子に接続さ
れる被制御回路を通るためこの回路を流れる電流
の増大が悪影響をおよぼすことがあつた。特にサ
イリスタが音声等アナログ信号のスイツチングに
用いられる場合この実質的なトリガ電流は雑音と
して扱われ全体のＳ／Ｎ比低下信号の忠実性劣化
を招いていた。
また抵抗RGKの減少は保持電流直の増大を招き
通過可能な最小電流値の増大という欠点を生じ
る。このため一般的に抵抗RGKはむやみに小さく
できずしたがつてこの抵抗値は１〜数KΩが一般
的でこの時のdv／dt耐量は数10V／μSにとどま
り高dv／dt耐量を要しかつ低電流の信号を高忠
実度で伝送するスイツチ回路にはサイリスタの使
用が困難であつた。
通過可能な最小電流値の増大という欠点を生じ
る。このため一般的に抵抗RGKはむやみに小さく
できずしたがつてこの抵抗値は１〜数KΩが一般
的でこの時のdv／dt耐量は数10V／μSにとどま
り高dv／dt耐量を要しかつ低電流の信号を高忠
実度で伝送するスイツチ回路にはサイリスタの使
用が困難であつた。
本発明はサイリスタと組み合せて過渡電圧印加
による誤動作のない増巾手段たとえばトランジス
タ等を使用することにより上記欠点を解決し、実
質的なゲートトリガ電流を増大させることなく
RGKの値を小さくしうる回路を提供しもつてdv／
dt特性の向上を計ることを目的としている。
による誤動作のない増巾手段たとえばトランジス
タ等を使用することにより上記欠点を解決し、実
質的なゲートトリガ電流を増大させることなく
RGKの値を小さくしうる回路を提供しもつてdv／
dt特性の向上を計ることを目的としている。
本発明の複合サイリスタ回路は、ＰゲートとＮ
ゲートを備えた四端子サイリスタと、 該サイリスタの第１の等価的トランジスタのベ
ースエミツタ接合に並列に接続され、十分な臨界
電圧上昇率特性をもつよう値を決定された等価的
抵抗と、 前記第１の等価的トランジスタのエミツタと前
記サイリスタの第２の等価的トランジスタのベー
ス端子間に接続されたゲート電流増幅用トランジ
スタからなり、該増幅用トランジスタへの入力を
増巾して前記サイリスタのゲート電流とする増幅
手段とを備えたことを特徴とする。
ゲートを備えた四端子サイリスタと、 該サイリスタの第１の等価的トランジスタのベ
ースエミツタ接合に並列に接続され、十分な臨界
電圧上昇率特性をもつよう値を決定された等価的
抵抗と、 前記第１の等価的トランジスタのエミツタと前
記サイリスタの第２の等価的トランジスタのベー
ス端子間に接続されたゲート電流増幅用トランジ
スタからなり、該増幅用トランジスタへの入力を
増巾して前記サイリスタのゲート電流とする増幅
手段とを備えたことを特徴とする。
次に本発明の実施例について図面を参照して説
明する。
明する。
第２図は本発明の第１の実施例を示す回路図で
あつて、増巾手段としてNPNトランジスタを用
いた場合を示し、また、第３図は第２図の回路の
等価回路図を示す。ＰゲートとＮゲートを備えた
四端子サイリスタ３の第１の等価的トランジスタ
３１のベース・エミツタ間に所望のdv／dt特性
を満足するに足る十分低い抵抗値例えば500オー
ム程度の等価的抵抗RGK４を接続し、また、第１
の等価的トランジスタ３１のエミツタと第２の等
価的トランジスタ３２のベース間にトランジスタ
の如き過渡電圧印加による誤動作のない増巾手段
１とダイオード２の直列回路を接続し構成され
る。
あつて、増巾手段としてNPNトランジスタを用
いた場合を示し、また、第３図は第２図の回路の
等価回路図を示す。ＰゲートとＮゲートを備えた
四端子サイリスタ３の第１の等価的トランジスタ
３１のベース・エミツタ間に所望のdv／dt特性
を満足するに足る十分低い抵抗値例えば500オー
ム程度の等価的抵抗RGK４を接続し、また、第１
の等価的トランジスタ３１のエミツタと第２の等
価的トランジスタ３２のベース間にトランジスタ
の如き過渡電圧印加による誤動作のない増巾手段
１とダイオード２の直列回路を接続し構成され
る。
なお、増巾手段としてSCR等を使用した場合
過渡電圧による回路全体の誤動作を招くため本発
明の目的であるdv／dt特性の改善が図れない。
また、ダイオード２は逆流防止用であり、同種の
ダイオードを制御端子部分１０に追加してもよ
い。
過渡電圧による回路全体の誤動作を招くため本発
明の目的であるdv／dt特性の改善が図れない。
また、ダイオード２は逆流防止用であり、同種の
ダイオードを制御端子部分１０に追加してもよ
い。
上記回路構成において、ゲートトリガは制御端
子１０より一定の電流値Itを流入させることによ
り行なう。このときトランジスタ１１の電流増巾
率をhfeとすると、サイリスタのＮゲートに対す
るゲート電流Igは Ig＝hfe・It となる。
子１０より一定の電流値Itを流入させることによ
り行なう。このときトランジスタ１１の電流増巾
率をhfeとすると、サイリスタのＮゲートに対す
るゲート電流Igは Ig＝hfe・It となる。
従つて、Ｎゲート感度はＰゲートとカソード間
の抵抗RGK４の値が小さくなると悪化するが前式
で示した様にゲート電流Igはhfe倍されているため
RGK４の値を小さくしてもゲートトリガが条件を
満足することができる。そこで、RGK４の値はサ
イリスタが所望のdv／dt特性を満足する様に定
め、次に使用するトランジスタのhfeをゲート条
件を満たす様に決定すれば実質的なゲート感度を
低下させずに良好なdv／dt特性を得ることがで
きる。このときカソード端子に接続される帰路に
流入する電流はItでありRGK４を小さくしたこと
によるこの電流の増大をおさえ従来技術の欠点を
解決できる。また保持電流増大による影響はサイ
リスタをオンさせたい間中制御電流Itを流し続け
れば問題ない。
の抵抗RGK４の値が小さくなると悪化するが前式
で示した様にゲート電流Igはhfe倍されているため
RGK４の値を小さくしてもゲートトリガが条件を
満足することができる。そこで、RGK４の値はサ
イリスタが所望のdv／dt特性を満足する様に定
め、次に使用するトランジスタのhfeをゲート条
件を満たす様に決定すれば実質的なゲート感度を
低下させずに良好なdv／dt特性を得ることがで
きる。このときカソード端子に接続される帰路に
流入する電流はItでありRGK４を小さくしたこと
によるこの電流の増大をおさえ従来技術の欠点を
解決できる。また保持電流増大による影響はサイ
リスタをオンさせたい間中制御電流Itを流し続け
れば問題ない。
第４図は本発明の第２の実施例を示す回路図で
ある。ここでは増巾手段としてPNP型トランジ
スタ５を使用し制御端子における電流方向を前述
した第１の実施例と逆向きにしている。本実施例
の動作は第１の実施例とほとんど同じである。
ある。ここでは増巾手段としてPNP型トランジ
スタ５を使用し制御端子における電流方向を前述
した第１の実施例と逆向きにしている。本実施例
の動作は第１の実施例とほとんど同じである。
また第５図は本発明の第３の実施例を示す回路
図で制御端子１および２に互いに逆方向の電流を
印加し相補的な制御ができるように増巾手段６，
７により構成したものである。
図で制御端子１および２に互いに逆方向の電流を
印加し相補的な制御ができるように増巾手段６，
７により構成したものである。
さらに第６図は本発明の第４の実施例を示す回
路図で増巾手段としてＰチヤンネルMOS FET
８を用いたものである。同様に、図示してないが
ＮチヤンネルMOSまたはこれらの組合せにより
構成することもできる。
路図で増巾手段としてＰチヤンネルMOS FET
８を用いたものである。同様に、図示してないが
ＮチヤンネルMOSまたはこれらの組合せにより
構成することもできる。
第７図は本発明の第５の実施例を示す回路図で
四端子サイリスタのＮゲートにRGK、Ｐゲート・
アノード間に増巾手段９を挿入した例である。
四端子サイリスタのＮゲートにRGK、Ｐゲート・
アノード間に増巾手段９を挿入した例である。
以上の説明は四端子サイリスタと外付け抵抗
RGKによる回路構成で行なつたが、エミツタシヨ
ート構造の三端子サイリスタで構成しても何ら変
わりはない。
RGKによる回路構成で行なつたが、エミツタシヨ
ート構造の三端子サイリスタで構成しても何ら変
わりはない。
本発明は以上説明した様に、サイリスタの第１
の等価的トランジスタのエミツタと第２の等価的
トランジスタのベース端子間に過渡電圧印加によ
る誤動作のない増巾手段を接続し該増巾手段の入
力を増巾してゲート電流とし該第１の等価的トラ
ンジスタのエミツタベース接合に並列に十分低い
等価的抵抗を挿入することによりdv／dt特性の
向上を図り、同時にサイリスタの接続されている
回路に流入するゲート電流の増加とゲート感度の
低下をおさえる効果がある。
の等価的トランジスタのエミツタと第２の等価的
トランジスタのベース端子間に過渡電圧印加によ
る誤動作のない増巾手段を接続し該増巾手段の入
力を増巾してゲート電流とし該第１の等価的トラ
ンジスタのエミツタベース接合に並列に十分低い
等価的抵抗を挿入することによりdv／dt特性の
向上を図り、同時にサイリスタの接続されている
回路に流入するゲート電流の増加とゲート感度の
低下をおさえる効果がある。
第１図は従来のサイリスタ回路を示す回路図、
第２図は本発明の第１の実施例を示す回路図、第
３図は第２図の等価回路図、第４図は本発明の第
２の実施例を示す回路図、第５図は本発明の第３
の実施例を示す回路図、第６図は本発明の第４の
実施例を示す回路図、第７図は本発明の第５の実
施例を示す回路図である。 １，５，６，７，８，９……増巾手段、１０…
…制御端子、１１……トランジスタ、２……ダイ
オード、３……サイリスタ、３１……第１の等価
的トランジスタ、３２……第２の等価的トランジ
スタ、４……抵抗。
第２図は本発明の第１の実施例を示す回路図、第
３図は第２図の等価回路図、第４図は本発明の第
２の実施例を示す回路図、第５図は本発明の第３
の実施例を示す回路図、第６図は本発明の第４の
実施例を示す回路図、第７図は本発明の第５の実
施例を示す回路図である。 １，５，６，７，８，９……増巾手段、１０…
…制御端子、１１……トランジスタ、２……ダイ
オード、３……サイリスタ、３１……第１の等価
的トランジスタ、３２……第２の等価的トランジ
スタ、４……抵抗。
Claims (1)
- 【特許請求の範囲】 １ ＰゲートとＮゲートを備えた四端子サイリス
タと、 該サイリスタの第１の等価的トランジスタのベ
ースエミツタ接合に並列に接続され、十分な臨界
電圧上昇率特性をもつよう値を決定された等価的
抵抗と、 前記第１の等価的トランジスタのエミツタと前
記サイリスタの第２の等価的トランジスタのベー
ス端子間に接続されたゲート電流増幅用トランジ
スタからなり、該増幅用トランジスタへの入力を
増巾して前記サイリスタのゲートの電流とする増
幅手段とを備えたことを特徴とする複合サイリス
タ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4727078A JPS54139370A (en) | 1978-04-20 | 1978-04-20 | Composite thyristor circuit |
| US06/031,131 US4302687A (en) | 1978-04-20 | 1979-04-18 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4727078A JPS54139370A (en) | 1978-04-20 | 1978-04-20 | Composite thyristor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139370A JPS54139370A (en) | 1979-10-29 |
| JPS635987B2 true JPS635987B2 (ja) | 1988-02-06 |
Family
ID=12770594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4727078A Granted JPS54139370A (en) | 1978-04-20 | 1978-04-20 | Composite thyristor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54139370A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376576U (ja) * | 1989-11-30 | 1991-07-31 | ||
| JPH03103088U (ja) * | 1990-02-09 | 1991-10-25 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346589B2 (ja) * | 1974-03-15 | 1978-12-14 |
-
1978
- 1978-04-20 JP JP4727078A patent/JPS54139370A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376576U (ja) * | 1989-11-30 | 1991-07-31 | ||
| JPH03103088U (ja) * | 1990-02-09 | 1991-10-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54139370A (en) | 1979-10-29 |
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