JPS6360555A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS6360555A JPS6360555A JP61204896A JP20489686A JPS6360555A JP S6360555 A JPS6360555 A JP S6360555A JP 61204896 A JP61204896 A JP 61204896A JP 20489686 A JP20489686 A JP 20489686A JP S6360555 A JPS6360555 A JP S6360555A
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- JP
- Japan
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- region
- substrate
- fet
- semiconductor substrate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 34
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積化に適した半導体メモリセルに関する。
（従来技術とその問題点）
外周に沿って半導体基板表面に形成した溝内側壁に絶縁
膜を介して配置したセルプレートと、半導体基板内に配
置した電荷蓄積領域と、半導体基板上のセルプレートの
上に絶縁膜を介して成長きせた半導体層に形成したＭＯ
ＳＦＥＴで構成される１トランジスター１キヤパシタ型
メモリセルが１９８５年に開催された国際電子素子会議
（ＩＥＤＭ ）のアブストラクトＰ、７１８〜７２１に
オウクラ（ｔｉ 、 ０ｈｋｕｒａ ）等によって’
ＳＳＳセル」として提案きれている。
膜を介して配置したセルプレートと、半導体基板内に配
置した電荷蓄積領域と、半導体基板上のセルプレートの
上に絶縁膜を介して成長きせた半導体層に形成したＭＯ
ＳＦＥＴで構成される１トランジスター１キヤパシタ型
メモリセルが１９８５年に開催された国際電子素子会議
（ＩＥＤＭ ）のアブストラクトＰ、７１８〜７２１に
オウクラ（ｔｉ 、 ０ｈｋｕｒａ ）等によって’
ＳＳＳセル」として提案きれている。
第２図（ａ）はＳＳＳセルのビット線方向の断面図、同
図（ｂ）は同図（、）のＡ−Ａ’において切り出したワ
ード線方向の断面図である。
図（ｂ）は同図（、）のＡ−Ａ’において切り出したワ
ード線方向の断面図である。
ＳＳＳセルのセルプレートはＰ型半導体基板１１の表面
に形成した溝内側壁に絶縁膜１８を介して配置した導体
層１７で構成されており、セルの外周に沿って一周して
おり、一定電位が供給されている。電荷蓄積領域はＰ型
半導体基板１１の表面に形成したＮ型領域２５で構成さ
れており、溝内側壁の絶縁膜１８に接している。第１通
ｉｔ極を構成するＮ型領域２０と第２通電電極を構成す
るＮ型領域２１と基板領域を構成するＰ型頭域１９とワ
ード線を構成する導体層２２でスイッチング用のＭＯＳ
ＦＥＴが構成され、第１通’ｘ′ｒｔ極はビット線を構
成する導体層２４に接続され、第２通′ＷＬ！極は電荷
蓄積領域に接ｉすれている。このスイッチング用のＭＯ
ＳＦＥＴは半導体基板上のセルプレートの上に絶縁膜を
介して成長させた半導体層に形成している。
に形成した溝内側壁に絶縁膜１８を介して配置した導体
層１７で構成されており、セルの外周に沿って一周して
おり、一定電位が供給されている。電荷蓄積領域はＰ型
半導体基板１１の表面に形成したＮ型領域２５で構成さ
れており、溝内側壁の絶縁膜１８に接している。第１通
ｉｔ極を構成するＮ型領域２０と第２通電電極を構成す
るＮ型領域２１と基板領域を構成するＰ型頭域１９とワ
ード線を構成する導体層２２でスイッチング用のＭＯＳ
ＦＥＴが構成され、第１通’ｘ′ｒｔ極はビット線を構
成する導体層２４に接続され、第２通′ＷＬ！極は電荷
蓄積領域に接ｉすれている。このスイッチング用のＭＯ
ＳＦＥＴは半導体基板上のセルプレートの上に絶縁膜を
介して成長させた半導体層に形成している。
ＳＳＳセルの主な特徴は、浅い溝深きで大きなセル容量
が得られ、セル間干渉が生じず、素子分離領域が不要で
あることにある。
が得られ、セル間干渉が生じず、素子分離領域が不要で
あることにある。
ところがＳＳＳセルはスイッチング用のＭＯＳＦＥＴの
基板領域が電気的に浮いているために、特性が不安定に
なり、情報保持特性が悪化してしまう危険性がある。例
えば第１通電１極、第２通電電極、基板領域がずべてＯ
Ｖであったとして、ビット線に接続きれる第１通電電極
が５Ｖになった場合を考えてみる。基板領域の電位は第
１通電電極との容量カップリングで上昇してしまう。こ
の電位上昇は基板領域と周囲の各領域との容量比で決ま
るが、電位上昇を完全におさえることができないために
、ＭＯＳＦＥＴのしきい値電圧が低下してサブスレッシ
ョルド電流が増大したり、バイポーラ・トランジスタ動
作で通Ｗ、電極間に電流が流れてしまう危険性が発生す
る。
基板領域が電気的に浮いているために、特性が不安定に
なり、情報保持特性が悪化してしまう危険性がある。例
えば第１通電１極、第２通電電極、基板領域がずべてＯ
Ｖであったとして、ビット線に接続きれる第１通電電極
が５Ｖになった場合を考えてみる。基板領域の電位は第
１通電電極との容量カップリングで上昇してしまう。こ
の電位上昇は基板領域と周囲の各領域との容量比で決ま
るが、電位上昇を完全におさえることができないために
、ＭＯＳＦＥＴのしきい値電圧が低下してサブスレッシ
ョルド電流が増大したり、バイポーラ・トランジスタ動
作で通Ｗ、電極間に電流が流れてしまう危険性が発生す
る。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、浅い溝深さで大きなセル容量が得られ、セル間
干渉が生じず、素子分離領域が不要であり、しかも情報
保持特性が良好な半導体メモリセルを提供することにあ
る。
しめて、浅い溝深さで大きなセル容量が得られ、セル間
干渉が生じず、素子分離領域が不要であり、しかも情報
保持特性が良好な半導体メモリセルを提供することにあ
る。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する半導体
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置したセルプレートと、前
記半導体基板内に前記絶縁膜に接するように配置した電
荷蓄積領域と、半導体基板上または絶縁膜上に成長させ
た半導体層に形成したＦＥＴとからなり、前記ＦＥＴの
基板領域が前記半導体基板に電気的に接続されているこ
とを特徴とする。
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置したセルプレートと、前
記半導体基板内に前記絶縁膜に接するように配置した電
荷蓄積領域と、半導体基板上または絶縁膜上に成長させ
た半導体層に形成したＦＥＴとからなり、前記ＦＥＴの
基板領域が前記半導体基板に電気的に接続されているこ
とを特徴とする。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’においてプリー
、巳でこ７−ζ線方向の断面図である。なお第１図には
フォールディンド・ビ、’−ｉ＊ｃｉに対応した実施例
を示している。
図、同図（ｂ）は同図（ａ）のＡ−Ａ’においてプリー
、巳でこ７−ζ線方向の断面図である。なお第１図には
フォールディンド・ビ、’−ｉ＊ｃｉに対応した実施例
を示している。
１１はＰ型基板である。Ｎ型領域１２は電荷蓄積領域を
構成する。Ｎ型領域１３．１４．１５．１６はそれぞれ
隣のセルの電荷蓄積領域を構成する。導体】１７は溝内
に絶縁膜１８を介して配置されており、セルプレートを
構成し、一定電圧が供給されている。
構成する。Ｎ型領域１３．１４．１５．１６はそれぞれ
隣のセルの電荷蓄積領域を構成する。導体】１７は溝内
に絶縁膜１８を介して配置されており、セルプレートを
構成し、一定電圧が供給されている。
Ｐ型頭域１９はＦＥＴの基板領域を構成し、Ｐ型基板１
１に電気的に接続されている。Ｎ型領域２０はＦＥＴの
第１通電電極を構成する。Ｎ型領域２１はＦＥＴの第２
通電電極を構成し、電荷蓄積領域に接続されている。こ
こでＰ型頭域１９、Ｎ型領域２０、Ｎ型領域２１は半導
体基板あるいは絶縁膜上に成長させた半導体】に形成す
る。導体ＷＩ２２はＦＥＴのゲート電極を構成し、ワー
ド線配線も兼ねる。導体】２３は隣りのセルをアクセス
するためのワード線配線である。導体層２４はビット線
を構成し、ＦＥＩの第１通′＃、電極に接続される。２
５．２６は絶縁膜である。
１に電気的に接続されている。Ｎ型領域２０はＦＥＴの
第１通電電極を構成する。Ｎ型領域２１はＦＥＴの第２
通電電極を構成し、電荷蓄積領域に接続されている。こ
こでＰ型頭域１９、Ｎ型領域２０、Ｎ型領域２１は半導
体基板あるいは絶縁膜上に成長させた半導体】に形成す
る。導体ＷＩ２２はＦＥＴのゲート電極を構成し、ワー
ド線配線も兼ねる。導体】２３は隣りのセルをアクセス
するためのワード線配線である。導体層２４はビット線
を構成し、ＦＥＩの第１通′＃、電極に接続される。２
５．２６は絶縁膜である。
本発明の半導体メモリセルの力作方法はＳＳＳセルと同
様であり、通常の１トランジスター１キヤパシタ型メモ
リセルと同様である。
様であり、通常の１トランジスター１キヤパシタ型メモ
リセルと同様である。
ふ二説三月の便宜上ＦＥＴにＮ型チャネルＭＯ５ＦＥＴ
を使用した実施例について説明したが、本発明は他のＦ
ＥＴを用いた場合にも適用できる。またＦＥＩはエピタ
キシャル成長させた半導体層だけでなく、多結晶半導体
層や、それを適当な方法で処理したものや、さらに適当
な方法で単結晶化きせたものなど、さまざまな半導体層
に形成することができる。
を使用した実施例について説明したが、本発明は他のＦ
ＥＴを用いた場合にも適用できる。またＦＥＩはエピタ
キシャル成長させた半導体層だけでなく、多結晶半導体
層や、それを適当な方法で処理したものや、さらに適当
な方法で単結晶化きせたものなど、さまざまな半導体層
に形成することができる。
（発明の効果）
本発明の半導体メモリセルは、浅い溝深さで大きなセル
容量が得られ、セル間干渉が生じず、素子分離領域が不
要である。しかもスイッチング用のＦＥＴの基板領域に
は半導体基板と同一の一定電圧が常に供給されているた
め、ＦＥＴの特性は安定であり、情報保持特性が悪化す
ることがない。またＦＥＴを形成する半導体】の成長の
際に、ＦＥＴを配置する領域の一部をシード部として使
えるため、フォールディ・ンド・ビット線構成にする場
合にも従来のＳＳＳセルと同程度のセル面積で実現でき
る。このように本発明の効果は非常に大きい。
容量が得られ、セル間干渉が生じず、素子分離領域が不
要である。しかもスイッチング用のＦＥＴの基板領域に
は半導体基板と同一の一定電圧が常に供給されているた
め、ＦＥＴの特性は安定であり、情報保持特性が悪化す
ることがない。またＦＥＴを形成する半導体】の成長の
際に、ＦＥＴを配置する領域の一部をシード部として使
えるため、フォールディ・ンド・ビット線構成にする場
合にも従来のＳＳＳセルと同程度のセル面積で実現でき
る。このように本発明の効果は非常に大きい。
第１図（、）は本発明の一実施例のビット線方向の断面
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（ａ）はＳＳＳ
セルのビット線方向の断面図、第２図（ｂ）は第２図（
ａ）のＡ−Ａ’において切り出したワード線方向の断面
図である。
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（ａ）はＳＳＳ
セルのビット線方向の断面図、第２図（ｂ）は第２図（
ａ）のＡ−Ａ’において切り出したワード線方向の断面
図である。
Claims (1)
- 外周に沿って半導体基板表面に形成した溝内側壁に絶
縁膜を介して配置したセルプレートと、前記半導体基板
内に前記絶縁膜に接するように配置した電荷蓄積領域と
、半導体基板上または絶縁膜上に成長させた半導体層に
形成したＦＥＴとからなり、前記ＦＥＴの基板領域が前
記半導体基板に電気的に接続されていることを特徴とす
る半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204896A JPS6360555A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204896A JPS6360555A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360555A true JPS6360555A (ja) | 1988-03-16 |
Family
ID=16498193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204896A Pending JPS6360555A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360555A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136367A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-08-29 JP JP61204896A patent/JPS6360555A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136367A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
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