JPS6360557A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS6360557A JPS6360557A JP61204900A JP20490086A JPS6360557A JP S6360557 A JPS6360557 A JP S6360557A JP 61204900 A JP61204900 A JP 61204900A JP 20490086 A JP20490086 A JP 20490086A JP S6360557 A JPS6360557 A JP S6360557A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- fet
- region
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 238000007493 shaping process Methods 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 31
- 239000004020 conductor Substances 0.000 description 12
- 238000002955 isolation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 210000000227 basophil cell of anterior lobe of hypophysis Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 206010065954 Stubbornness Diseases 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積化に適した半導体メモリセルに関する。
（従来技術とその問題点）
外周に沿って半導体基板表面に形成した溝内側壁に絶縁
膜を介して配置したセルプレートと、半導体基板内に配
置した電荷蓄積領域と、半導体基板上のセルプレートの
上に絶縁膜を介して成長させた半導体層に形成したＭＯ
ＳＦＥＴで構成される１トランジスター１キ〜バシタ型
メモリセルが１９８５年に開催された国際電子素子会：
ｉ （ＩＥＤＩＩ ）のアブストラクト？、７１８〜７
２１にオウクラ（Ｍ 、 ０ｈｋｕｒａ ）等によって
ｒ ＳＳＳセル」として提案されている。
膜を介して配置したセルプレートと、半導体基板内に配
置した電荷蓄積領域と、半導体基板上のセルプレートの
上に絶縁膜を介して成長させた半導体層に形成したＭＯ
ＳＦＥＴで構成される１トランジスター１キ〜バシタ型
メモリセルが１９８５年に開催された国際電子素子会：
ｉ （ＩＥＤＩＩ ）のアブストラクト？、７１８〜７
２１にオウクラ（Ｍ 、 ０ｈｋｕｒａ ）等によって
ｒ ＳＳＳセル」として提案されている。
第３図（ａ）はＳＳＳセルのビット線方向の断面図、同
図（ｂ）は同図（ａ）のＡ−Ａ’において切り出したワ
ード線方向の断面図である。
図（ｂ）は同図（ａ）のＡ−Ａ’において切り出したワ
ード線方向の断面図である。
ＳＳＳセルのセルプレートはＰ型半導体基板１１の表面
に形成した溝内側壁に絶縁膜１７を介して配置した導体
Ｎ１６で構成されており、セルの外周に沿って一周して
おり、一定電圧が供給されている。電荷蓄積領域はＰ型
半導体基板１１の表面に形成したＮ型領域１２で構成き
れており、溝内側壁の絶縁膜１７に接している。第１通
電電極を構成するＮ型領域１８と第２通電電極を構成す
るＮ型領域１９と基板領域を構成するＰ型領域１５とワ
ード線を構成する導体層２０でスイッチング用のＭＯＳ
ＦＥＴが構成され、第１通電電極はビット線を構成する
導体層２２に接続され、第２通電１極は電荷蓄積領域に
接続されている。このスイッチング用のＭＯＳＦＥＴは
半導体基板上のセルプレートの上に絶縁膜を介して成長
許せた半導体層に形成している。
に形成した溝内側壁に絶縁膜１７を介して配置した導体
Ｎ１６で構成されており、セルの外周に沿って一周して
おり、一定電圧が供給されている。電荷蓄積領域はＰ型
半導体基板１１の表面に形成したＮ型領域１２で構成き
れており、溝内側壁の絶縁膜１７に接している。第１通
電電極を構成するＮ型領域１８と第２通電電極を構成す
るＮ型領域１９と基板領域を構成するＰ型領域１５とワ
ード線を構成する導体層２０でスイッチング用のＭＯＳ
ＦＥＴが構成され、第１通電電極はビット線を構成する
導体層２２に接続され、第２通電１極は電荷蓄積領域に
接続されている。このスイッチング用のＭＯＳＦＥＴは
半導体基板上のセルプレートの上に絶縁膜を介して成長
許せた半導体層に形成している。
ＳＳＳセルの主な特徴は、浅い溝深さで大きなセル容量
が得られ、セル間干渉が生じず、素子分離領域が不要で
あることにある。
が得られ、セル間干渉が生じず、素子分離領域が不要で
あることにある。
一般にＭＯＳＦＥＴの基板領域が電気的に浮いていると
、ＭＯＳＦＥＴの動作が不安定になりやすい、そこでＳ
ＳＳセルでは、直下に一定電圧が供給されているセルプ
レートを配置して、ＭＯＳＦＥＴの動作が不安定になる
のを助ごうとしている。ところがＳＳＳセルではセルプ
レートとＭＯＳＦＥＴを形成させる半導体層の間の絶縁
膜は、セルプレートを構成する導体層を酸化して成長移
せた膜やＣＶＤ法等で成長啓せた膜を使わざるおえない
。これらの絶縁膜は膜質があまり良くないので膜質を厚
くせざるおえず、上述したＭＯＳＦＥＴの動作安定性の
ためには良くない。
、ＭＯＳＦＥＴの動作が不安定になりやすい、そこでＳ
ＳＳセルでは、直下に一定電圧が供給されているセルプ
レートを配置して、ＭＯＳＦＥＴの動作が不安定になる
のを助ごうとしている。ところがＳＳＳセルではセルプ
レートとＭＯＳＦＥＴを形成させる半導体層の間の絶縁
膜は、セルプレートを構成する導体層を酸化して成長移
せた膜やＣＶＤ法等で成長啓せた膜を使わざるおえない
。これらの絶縁膜は膜質があまり良くないので膜質を厚
くせざるおえず、上述したＭＯＳＦＥＴの動作安定性の
ためには良くない。
またＭＯＳＦＥＴを形成きせる半導体層を結晶化させる
場合には第２通電電極と基板領域との接触面をシードと
して使うが、セルプレートの段差が大きいので種々の複
雑な技術を使わざるおえない。
場合には第２通電電極と基板領域との接触面をシードと
して使うが、セルプレートの段差が大きいので種々の複
雑な技術を使わざるおえない。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、浅い溝深さで大きなセル容量が得られ、セル間
干渉が生じず、素子分離領域が不要であり、しかもＦＥ
Ｔを形成する半導体層直下の絶縁膜を薄くできるためＦ
ＥＴの動作が不安定になることがなく、しかもＦＥＴを
形成する半導体層の段差を小さくできるため容易に良質
の半導体】を形成できる半導体メモリセルを提供するこ
とにある。
しめて、浅い溝深さで大きなセル容量が得られ、セル間
干渉が生じず、素子分離領域が不要であり、しかもＦＥ
Ｔを形成する半導体層直下の絶縁膜を薄くできるためＦ
ＥＴの動作が不安定になることがなく、しかもＦＥＴを
形成する半導体層の段差を小さくできるため容易に良質
の半導体】を形成できる半導体メモリセルを提供するこ
とにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する半導体
メモリセルは、外濁に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置したセルプレートと、前
記半導体基板内に前記絶縁膜に接するように配置した電
荷蓄積領域と、半導体基板上または絶縁膜上に成長させ
た半導体層に形成したＦＥＴとからなり、このＦＥ”ｆ
の基板領域が半導体基板または半導体基板内に形成され
た拡散層上の薄い絶縁膜上に位置し、前記薄い絶縁膜の
下の半導体基板または拡散層に一定の電圧が供給される
ことを特徴とする。
メモリセルは、外濁に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置したセルプレートと、前
記半導体基板内に前記絶縁膜に接するように配置した電
荷蓄積領域と、半導体基板上または絶縁膜上に成長させ
た半導体層に形成したＦＥＴとからなり、このＦＥ”ｆ
の基板領域が半導体基板または半導体基板内に形成され
た拡散層上の薄い絶縁膜上に位置し、前記薄い絶縁膜の
下の半導体基板または拡散層に一定の電圧が供給される
ことを特徴とする。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａ）は本発明の一実施例のビ・、ト線方向の断
面図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り
出したワード線方向の断面図である。なお第１図にはフ
ォールディラド・ビット線構成に対応した実施例を示し
ている。
面図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り
出したワード線方向の断面図である。なお第１図にはフ
ォールディラド・ビット線構成に対応した実施例を示し
ている。
１１はＰ型基板である。Ｎ型領域１２は電荷蓄積領域を
構成する。Ｐ型領域１３はセルプレートと電気的に接続
されており、スイッチング用ＦＥＴのバックゲート部を
構成する。Ｎ型領域１４はＦＥＩ’の第２通電１極と電
荷蓄積領域を電気的に接続させる接続部を構成する。Ｐ
型領域１５はＦＥ’Ｉの基板領域を構成している。導体
層１６は溝内に絶縁膜１７を介して配置きれており、セ
ルプレートを構成し、一定電圧が供給されている。Ｎ型
領域１８はＦＥＴの第１通電′ｗＬ極を構成する。Ｎ型
領域１９はＦＥＴの第２通電電極を構成し、Ｎ型領域１
４を介して電荷蓄積領域に接続されている。ここでＰ型
領域１５、Ｎ型領域１８、Ｎ型領域１９は半導体基板あ
るいは絶縁膜上に成長させた半導体層に形成する。導体
層２０はＦＥＴのゲート１極を構成し、ワード線配線も
兼ねる。導体層２１は隣りのセルをアクセスするための
ワード線配線である。導体層２２はビット線を構成し、
ＦＥＴの第１通′ｒｌＬ電極に接続される。２３．２４
は絶縁膜である。
構成する。Ｐ型領域１３はセルプレートと電気的に接続
されており、スイッチング用ＦＥＴのバックゲート部を
構成する。Ｎ型領域１４はＦＥＩ’の第２通電１極と電
荷蓄積領域を電気的に接続させる接続部を構成する。Ｐ
型領域１５はＦＥ’Ｉの基板領域を構成している。導体
層１６は溝内に絶縁膜１７を介して配置きれており、セ
ルプレートを構成し、一定電圧が供給されている。Ｎ型
領域１８はＦＥＴの第１通電′ｗＬ極を構成する。Ｎ型
領域１９はＦＥＴの第２通電電極を構成し、Ｎ型領域１
４を介して電荷蓄積領域に接続されている。ここでＰ型
領域１５、Ｎ型領域１８、Ｎ型領域１９は半導体基板あ
るいは絶縁膜上に成長させた半導体層に形成する。導体
層２０はＦＥＴのゲート１極を構成し、ワード線配線も
兼ねる。導体層２１は隣りのセルをアクセスするための
ワード線配線である。導体層２２はビット線を構成し、
ＦＥＴの第１通′ｒｌＬ電極に接続される。２３．２４
は絶縁膜である。
スイッチング用のＦＥＴの基板領域は、セルプレートに
接続されているＰ型領域１３によって薄い絶縁膜１７を
介してバックゲートきれている。またＦＥＴを形成する
ための半導体層を成長させる際に、段差は薄い絶縁膜１
７だけである。
接続されているＰ型領域１３によって薄い絶縁膜１７を
介してバックゲートきれている。またＦＥＴを形成する
ための半導体層を成長させる際に、段差は薄い絶縁膜１
７だけである。
第２図（ａ）は構造が第１図（ａ） 、 （ｂ）とは異
なる本発明の別の実施例のピット線方向の断面図、同図
（ｂ）は同図（ａ）のＡ−Ａ’において切り出したワー
ド線方向の断面図である。なお第２図にはフォールディ
ラド・ピット線構成に対応した実施例を示している。
なる本発明の別の実施例のピット線方向の断面図、同図
（ｂ）は同図（ａ）のＡ−Ａ’において切り出したワー
ド線方向の断面図である。なお第２図にはフォールディ
ラド・ピット線構成に対応した実施例を示している。
１１はＰ型基板である。Ｎ型領域１２は電荷蓄積領域を
構成する。Ｐ型領域１５はＦＥＴの基板領域を構成する
。導体層１６は溝内に絶縁ＷＸ１７を介して配置されて
おり、セルプレートを構成し、一定電圧が供給されてい
る。Ｎ型領域１８はＦＥ’Ｉ’の第１通電電極を構成す
る。Ｎ型領域１９はＦＥ’ｆｆの第２通重電極を構成し
、電荷蓄積領域に接続きれている。ここでＰ型領域１５
、Ｎ型領域１８、Ｎ型領域１９は半導体基板あるいは絶
縁膜上に成長させた半導体層に形成する。導体層２０は
ＦＥ’Ｉ’のゲート電極を構成し、ワード線配線も兼ね
る。導体層２１は隣りのセルをアクセスするためのワー
ド線配線である。導体層２２はピット線を構成し、ＦＥ
Ｔの第１通電電極に接続される。２３．２４は絶縁膜で
ある。
構成する。Ｐ型領域１５はＦＥＴの基板領域を構成する
。導体層１６は溝内に絶縁ＷＸ１７を介して配置されて
おり、セルプレートを構成し、一定電圧が供給されてい
る。Ｎ型領域１８はＦＥ’Ｉ’の第１通電電極を構成す
る。Ｎ型領域１９はＦＥ’ｆｆの第２通重電極を構成し
、電荷蓄積領域に接続きれている。ここでＰ型領域１５
、Ｎ型領域１８、Ｎ型領域１９は半導体基板あるいは絶
縁膜上に成長させた半導体層に形成する。導体層２０は
ＦＥ’Ｉ’のゲート電極を構成し、ワード線配線も兼ね
る。導体層２１は隣りのセルをアクセスするためのワー
ド線配線である。導体層２２はピット線を構成し、ＦＥ
Ｔの第１通電電極に接続される。２３．２４は絶縁膜で
ある。
スイッチング用のＦＥｒの基板領域は、Ｐ型基板１１に
よって薄い絶縁膜１７を介してバックゲートきれている
。またＦＥＴを形成するための半導体層を成長させる際
に、段差は薄い絶縁膜１７だけである。
よって薄い絶縁膜１７を介してバックゲートきれている
。またＦＥＴを形成するための半導体層を成長させる際
に、段差は薄い絶縁膜１７だけである。
以上説明の便宜上ＦＥＴにＮ型チャネルＭＯ５ＦＥＴを
使用した実施例について説明したが、本発明は他のＦＥ
Ｔを用いた場合にも適用できる。またＦＥｒはエピタキ
シャル成長させた半導体層だけでなく、多結晶半導体層
や、それを適当な方法で処理したものや、さらに適当な
方法で単結晶化許せたものなど、さまざまな半導体層に
形成することができる。
使用した実施例について説明したが、本発明は他のＦＥ
Ｔを用いた場合にも適用できる。またＦＥｒはエピタキ
シャル成長させた半導体層だけでなく、多結晶半導体層
や、それを適当な方法で処理したものや、さらに適当な
方法で単結晶化許せたものなど、さまざまな半導体層に
形成することができる。
（発明の効果）
本発明の半導体メモリセルは、浅い溝深さで大きなセル
容量が得られ、セル間干渉が生じず、素子分離領域が不
要である。しかもスイッチング用のＦＥＴは直下に薄い
絶縁膜を介してバックバイアスを与える領域が配置移れ
ているために、動作が不安定になることがない、またＦ
ＥＴを形成する半導体層の段差を小きくできるために、
容易に良質の半導体層を形成できる。このように本発明
の効果は非常に大きい。
容量が得られ、セル間干渉が生じず、素子分離領域が不
要である。しかもスイッチング用のＦＥＴは直下に薄い
絶縁膜を介してバックバイアスを与える領域が配置移れ
ているために、動作が不安定になることがない、またＦ
ＥＴを形成する半導体層の段差を小きくできるために、
容易に良質の半導体層を形成できる。このように本発明
の効果は非常に大きい。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（ａ）は構造が
第１図とは異なる本発明の別の実施例のビット線方向の
断面図、第２図（ｂ）は第２図（ａ）のＡ−Ａ’におい
て切り出したワード線方向の断面図、第３図（ａ）はＳ
ＳＳセルのビット線方向の断面図、第３図（ｂ）は第３
図（、）のＡ−Ａ’において切り出したワード線方向の
断面図である。 １２：Ｎ型１領埴 １８：Ｎゲ憧域 ２３，２４＋
虻殊榎１５：Ｐ型頑よへ゛ １９：Ｎ望傍壇第２図（
ｂ） ヘ ｍ＜ ｔｆｌｌ＾ ８
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（ａ）は構造が
第１図とは異なる本発明の別の実施例のビット線方向の
断面図、第２図（ｂ）は第２図（ａ）のＡ−Ａ’におい
て切り出したワード線方向の断面図、第３図（ａ）はＳ
ＳＳセルのビット線方向の断面図、第３図（ｂ）は第３
図（、）のＡ−Ａ’において切り出したワード線方向の
断面図である。 １２：Ｎ型１領埴 １８：Ｎゲ憧域 ２３，２４＋
虻殊榎１５：Ｐ型頑よへ゛ １９：Ｎ望傍壇第２図（
ｂ） ヘ ｍ＜ ｔｆｌｌ＾ ８
Claims (2)
- （１）外周に沿って半導体基板表面に形成した溝内側壁
に絶縁膜を介して配置したセルプレートと、前記半導体
基板内に前記絶縁膜に接するように配置した電荷蓄積領
域と、半導体基板上または絶縁膜上に成長させた半導体
層に形成したＦＥＴとからなり、このＦＥＴの基板領域
が半導体基板または半導体基板内に形成された拡散層上
の薄い絶縁膜上に位置し、前記薄い絶縁膜の下の半導体
基板または拡散層に一定の電圧が供給されることを特徴
とする半導体メモリセル。 - （２）前記薄い絶縁膜の厚さが５０ナノメートル以下で
あることを特徴とする特許請求の範囲第１項記載の半導
体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204900A JPS6360557A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204900A JPS6360557A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360557A true JPS6360557A (ja) | 1988-03-16 |
Family
ID=16498253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204900A Pending JPS6360557A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8935851B2 (en) | 2010-01-13 | 2015-01-20 | Mitsubishi Electric Corporation | Method for manufacturing a circuit board |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS60176267A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-08-29 JP JP61204900A patent/JPS6360557A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS60176267A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 半導体記憶装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8935851B2 (en) | 2010-01-13 | 2015-01-20 | Mitsubishi Electric Corporation | Method for manufacturing a circuit board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5057888A (en) | Double DRAM cell | |
| JP2655859B2 (ja) | 半導体記憶装置 | |
| JP2768719B2 (ja) | 半導体装置及び半導体記憶装置 | |
| US4855952A (en) | Dram having pip capacitor inside a trench | |
| JPS61102782A (ja) | Ｄｍｏｓ半導体素子製作方法 | |
| JPH05190795A (ja) | メモリセルアレイ | |
| US4921815A (en) | Method of producing a semiconductor memory device having trench capacitors | |
| JP2524002B2 (ja) | 垂直構造を有するバイポ―ラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造 | |
| JP2690242B2 (ja) | 半導体固定記憶装置 | |
| JPS62259465A (ja) | 半導体装置 | |
| JPS63305562A (ja) | 半導体装置 | |
| JPH0654801B2 (ja) | 半導体メモリセルおよびその製造方法 | |
| JPS6425458A (en) | Manufacture of dynamic ram | |
| JP2615731B2 (ja) | 半導体メモリ装置 | |
| JP2705146B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPS6425465A (en) | Semiconductor storage device | |
| JPS62298155A (ja) | 半導体メモリセル | |
| JPH04217371A (ja) | 低抵抗ゲートのためのｓｏｉ設計 | |
| JPH0621388A (ja) | 半導体記憶装置及びその製造方法 | |
| KR890003529B1 (ko) | 평면 디램 셀의 제조방법 | |
| JP3095450B2 (ja) | ダイナミック型半導体記憶装置およびその製造方法 | |
| JPH01175253A (ja) | 半導体記憶装置の製造方法 | |
| JP2509188B2 (ja) | 半導体記憶装置 | |
| JPS59201463A (ja) | 半導体装置 | |
| JPH0451565A (ja) | 半導体記憶装置およびその製造方法 |