JPS60176267A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS60176267A JPS60176267A JP59031719A JP3171984A JPS60176267A JP S60176267 A JPS60176267 A JP S60176267A JP 59031719 A JP59031719 A JP 59031719A JP 3171984 A JP3171984 A JP 3171984A JP S60176267 A JPS60176267 A JP S60176267A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電荷蓄積部である容量と絶縁ゲート電界効果
トランジスタを含んでなる半導体記憶装置における電荷
蓄積部の構造およびその製造方法に関するものである。
トランジスタを含んでなる半導体記憶装置における電荷
蓄積部の構造およびその製造方法に関するものである。
電荷の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量力１らなるメモリセル（以１”１ＴＩＣセ
ルと略す）は、構成要素も少なく、セル面積も小さいた
め高集積メモリ用メモリセルとして重要である。ところ
でメモリの高集積化によるメモリセルサイズの縮小に伴
い、ＩＴＩＣセル構造における容量部面積が減少してき
ている。そして容量部面積の減少による記憶電荷量の減
少は、耐α粒子問題、センスアンプの感度の劣化を引き
起す。
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量力１らなるメモリセル（以１”１ＴＩＣセ
ルと略す）は、構成要素も少なく、セル面積も小さいた
め高集積メモリ用メモリセルとして重要である。ところ
でメモリの高集積化によるメモリセルサイズの縮小に伴
い、ＩＴＩＣセル構造における容量部面積が減少してき
ている。そして容量部面積の減少による記憶電荷量の減
少は、耐α粒子問題、センスアンプの感度の劣化を引き
起す。
従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として半導体基板内に溝を設け、この溝の側面と半導
体基板間に容量を形成する方法が仰られている。
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として半導体基板内に溝を設け、この溝の側面と半導
体基板間に容量を形成する方法が仰られている。
第１図に従来よく知られている、溝を用いて容量部を形
成するＩＴＩＣセルの一例を示す。第１図において、３
が容量電極で反転層６との間に薄い絶縁膜２を設けるこ
とにより記憶容量部を形成している。４はスイッチング
トランジスタのゲート電極でワード線に接続されており
、ビット線に接続されている拡散層５と反転層６の間の
電荷の移動を制御する。
成するＩＴＩＣセルの一例を示す。第１図において、３
が容量電極で反転層６との間に薄い絶縁膜２を設けるこ
とにより記憶容量部を形成している。４はスイッチング
トランジスタのゲート電極でワード線に接続されており
、ビット線に接続されている拡散層５と反転層６の間の
電荷の移動を制御する。
しかしながら、従来の、溝を用いて容量部を形成するｌ
Ｔ Ｉ Ｃセルはその構造上容量部としての溝を素子
領域内に形成している。このため溝形成領域部の寸法お
よび溝と分離領域間のマージン分だけセル寸法がどうし
ても大きくなる。今後さらに高集積化が進みセル寸法の
微細化が要求されると従来の溝を用いたＩＴＩＣセルは
その構造上セルサイズの微細化に限界が出てくるという
欠点を有している。
Ｔ Ｉ Ｃセルはその構造上容量部としての溝を素子
領域内に形成している。このため溝形成領域部の寸法お
よび溝と分離領域間のマージン分だけセル寸法がどうし
ても大きくなる。今後さらに高集積化が進みセル寸法の
微細化が要求されると従来の溝を用いたＩＴＩＣセルは
その構造上セルサイズの微細化に限界が出てくるという
欠点を有している。
本発明は、溝を用いて容量部を形成するＩＴＩＣセルに
おいて容量部の面積を極度に縮小し高集積化に適した容
量部構造及びその製造方法を提供することを目的とする
。
おいて容量部の面積を極度に縮小し高集積化に適した容
量部構造及びその製造方法を提供することを目的とする
。
本発明によれば、第１導電型半導体基板表面に設けられ
た溝の一対の対向した側壁に形成された一対の第２導電
型領域、少なくとも前記溝部内壁を被う絶縁性物質、前
記絶縁性物質に接し前記溝部を埋める基準電位を与えら
れた導電性物質、前記第１導電型半導体基板表面に設け
られ、前記絶縁性物質に接し、前記第２導電型領域に電
気的に接続し形成されたＭＩ８トランジスタのソース電
極である第２導電型領域を備えたことを特徴とする半導
体記憶装置が得られる。
た溝の一対の対向した側壁に形成された一対の第２導電
型領域、少なくとも前記溝部内壁を被う絶縁性物質、前
記絶縁性物質に接し前記溝部を埋める基準電位を与えら
れた導電性物質、前記第１導電型半導体基板表面に設け
られ、前記絶縁性物質に接し、前記第２導電型領域に電
気的に接続し形成されたＭＩ８トランジスタのソース電
極である第２導電型領域を備えたことを特徴とする半導
体記憶装置が得られる。
さらに本発明によれば、第１導電型半導体基板上に第１
の溝を形成する工程、容量部形成領域の前記第１の溝の
内壁に第１の第２導電型領域を形成する工程、前記第１
の溝底部をエツチングして第２の溝を形成する工程、該
第２の溝底部に第１導電型領域を形成する工程、前記第
１．第２の溝表面に絶縁膜を形成する工程、前記第１．
第２の溝内を導゛醒性物質で埋める工程、該導電性物質
の上部を絶縁性物質で被う工程、前記第１の第２導電型
領域に電気的に接続するように第２の第２導電型領域を
形成する工程を含むことを特徴とする半導体記憶装置の
製造方法が得られる。
の溝を形成する工程、容量部形成領域の前記第１の溝の
内壁に第１の第２導電型領域を形成する工程、前記第１
の溝底部をエツチングして第２の溝を形成する工程、該
第２の溝底部に第１導電型領域を形成する工程、前記第
１．第２の溝表面に絶縁膜を形成する工程、前記第１．
第２の溝内を導゛醒性物質で埋める工程、該導電性物質
の上部を絶縁性物質で被う工程、前記第１の第２導電型
領域に電気的に接続するように第２の第２導電型領域を
形成する工程を含むことを特徴とする半導体記憶装置の
製造方法が得られる。
以下本発明の典型的な実施例を図面を用いて詳述する。
第２図ｆａｌ 、 （ｂｌ 、 （ｃ） 、 ｔｄ）
、 ｔｅｌ 、 ｉｆ） 、 （ｇ） 、 ｔｈ） 。
、 ｔｅｌ 、 ｉｆ） 、 （ｇ） 、 ｔｈ） 。
（ｉｌ 、 （ｊ）は本発明における溝を用いて容量部
を形成する製造プロセスを順を追って示した模式的断面
図である。
を形成する製造プロセスを順を追って示した模式的断面
図である。
第２図（ａｌは、ｐ型シリコン単結晶基板ｌｌ上に薄い
二酸化珪素膜１２、窒化珪素膜１３、および厚い二酸化
珪素膜１４を順次形成した後、溝形成領域以外をレジス
ト１５で被い、さらにこのレジスト１５をエツチングマ
スクとして反応性スパッタエツチングにより前記二酸化
珪素膜１５、窒化珪素膜１４．二酸化珪素膜１３を順次
エツチング除去後ひき続き前記レジス）１５および二酸
化珪素膜１４をエツチングマスクとして前記シリコン基
板１１をエツチングして第１の溝Ａを形成した状態を示
す。
二酸化珪素膜１２、窒化珪素膜１３、および厚い二酸化
珪素膜１４を順次形成した後、溝形成領域以外をレジス
ト１５で被い、さらにこのレジスト１５をエツチングマ
スクとして反応性スパッタエツチングにより前記二酸化
珪素膜１５、窒化珪素膜１４．二酸化珪素膜１３を順次
エツチング除去後ひき続き前記レジス）１５および二酸
化珪素膜１４をエツチングマスクとして前記シリコン基
板１１をエツチングして第１の溝Ａを形成した状態を示
す。
第２図（ｂ）は、前記レジスト１５を除去した後、熱酸
化法により前記溝Ａ表面に二酸化珪素膜１６を形成し、
その後レジスト１７を全面に塗布、さらにその表面にシ
リコン１８を薄く蒸着し、さらに溝容量部となる領域以
外をレジスト１９で被った状態を示す。
化法により前記溝Ａ表面に二酸化珪素膜１６を形成し、
その後レジスト１７を全面に塗布、さらにその表面にシ
リコン１８を薄く蒸着し、さらに溝容量部となる領域以
外をレジスト１９で被った状態を示す。
第２図（Ｃ１は、前記レジスト１９をエツチングマスク
として前記シリコンＩ８をエツチングし、その後前記シ
リコン１８’をエツチングマスクとして前記レジスト１
７をエツチング除去した状態を示す。ここでレジスト１
７をエツチングする１手段としては例えば酸素ガスを用
いた反応性スパッタエッチ技術がある。
として前記シリコンＩ８をエツチングし、その後前記シ
リコン１８’をエツチングマスクとして前記レジスト１
７をエツチング除去した状態を示す。ここでレジスト１
７をエツチングする１手段としては例えば酸素ガスを用
いた反応性スパッタエッチ技術がある。
第２図（ｃｌ＋は前記シリコン１８′を除去した後、前
記レジスト１７′をエツチングマスクとして前記二酸化
珪素膜１６をエツチング除去し、さらに前記二酸化珪素
膜１４をマスクとして容量形成領域の溝内にのみシリコ
ン基板１１と異なる導電型不純物例えば燐の拡散層２０
を形成した状態を示す。
記レジスト１７′をエツチングマスクとして前記二酸化
珪素膜１６をエツチング除去し、さらに前記二酸化珪素
膜１４をマスクとして容量形成領域の溝内にのみシリコ
ン基板１１と異なる導電型不純物例えば燐の拡散層２０
を形成した状態を示す。
第２図ｔ６＋は、前記二酸化珪素膜１４をエツチングマ
スクとして反応性スパックエッチにより前記シリコン基
板１１をエツチングし、さらに深い溝Ｂを形成後、熱酸
化法により前記溝の表面に二酸化珪素膜２１を形成し、
続いて前記二酸化珪素膜１４をマスクとして溝Ｂの底に
イオン注入法により基板１１と同一導電型不純物層２２
を形成した状態を示す。
スクとして反応性スパックエッチにより前記シリコン基
板１１をエツチングし、さらに深い溝Ｂを形成後、熱酸
化法により前記溝の表面に二酸化珪素膜２１を形成し、
続いて前記二酸化珪素膜１４をマスクとして溝Ｂの底に
イオン注入法により基板１１と同一導電型不純物層２２
を形成した状態を示す。
第２図（ｆ）は、レジストを全面に形成した後、前述し
たのと同様に酸素ガスを用いた反応性ス／ＮＯツタエッ
チにより溝の中にのみレジスト２３を残した状態を示す
。
たのと同様に酸素ガスを用いた反応性ス／ＮＯツタエッ
チにより溝の中にのみレジスト２３を残した状態を示す
。
第２図（ｇ）は前記レジストｎをマスクとして前記二酸
化珪素膜１４、窒化珪素膜１３および二酸化珪素膜１２
を順次エツチング除去した状態を示す。
化珪素膜１４、窒化珪素膜１３および二酸化珪素膜１２
を順次エツチング除去した状態を示す。
第２図（ｈ）は、前記レジスト２３および二酸化珪素膜
２１を除去後ウェハー全面に二酸化珪素膜２４、窒化珪
素膜２５、およびリンドープした多結晶シリコン２６を
順次形成した状態を示す。ここでリンドープ多結晶シリ
コン２６は前記溝を十分に埋めるように厚く形成する。
２１を除去後ウェハー全面に二酸化珪素膜２４、窒化珪
素膜２５、およびリンドープした多結晶シリコン２６を
順次形成した状態を示す。ここでリンドープ多結晶シリ
コン２６は前記溝を十分に埋めるように厚く形成する。
第２図（ｉ）は、前記リンドープ多結晶シリコン２６を
表面よりエツチングして溝内にのみリンドープ多結晶シ
リコン２６′を残した後、前記窒化珪素膜２５をマスク
きして溝に埋めた前記リンドープ多結晶シリコン２６′
を酸化し、溝上部に二酸化珪素膜２７を形成した状態を
示す。前記窒化珪素膜２５は薄く形成するので前記リン
ドープ多結晶シリコンを酸化する際、前記窒化珪素膜２
５は完全に酸化されるが、前記リンドープ多結晶シリコ
ン２６′と前記窒化珪素膜２５とでは酸化レートに大き
な差があり、素子領域上の二酸化珪素膜厚２７′と分離
領域上の二酸化珪素膜厚との間には大きな差がある。
表面よりエツチングして溝内にのみリンドープ多結晶シ
リコン２６′を残した後、前記窒化珪素膜２５をマスク
きして溝に埋めた前記リンドープ多結晶シリコン２６′
を酸化し、溝上部に二酸化珪素膜２７を形成した状態を
示す。前記窒化珪素膜２５は薄く形成するので前記リン
ドープ多結晶シリコンを酸化する際、前記窒化珪素膜２
５は完全に酸化されるが、前記リンドープ多結晶シリコ
ン２６′と前記窒化珪素膜２５とでは酸化レートに大き
な差があり、素子領域上の二酸化珪素膜厚２７′と分離
領域上の二酸化珪素膜厚との間には大きな差がある。
第２図（ｊ）は前記素子領域上の二酸化珪素膜２７′を
除去した後、熱酸化法により素子領域上に薄い二酸化珪
素膜路を形成、しかる後にワード線に接続しているスイ
ッチングトランジスタのゲート電極２９ 、２９’を形
成し、次にビット線に接続している拡散層３０Ａ 、
３０Ａ’と拡散層２０′に電気的に接続している拡散層
３ＱＢ 、 ３０Ｂ’とをイオン注入法により同時に形
成した状態を示す。
除去した後、熱酸化法により素子領域上に薄い二酸化珪
素膜路を形成、しかる後にワード線に接続しているスイ
ッチングトランジスタのゲート電極２９ 、２９’を形
成し、次にビット線に接続している拡散層３０Ａ 、
３０Ａ’と拡散層２０′に電気的に接続している拡散層
３ＱＢ 、 ３０Ｂ’とをイオン注入法により同時に形
成した状態を示す。
第２図ｆｊ）は、本発明によって形成される半導体記憶
装置の模式的断面図を示している。これを用いて本発明
による半導体記憶装置の動作について以下に述べる。電
荷を記憶する場合、ワード線に接続されたスイッチング
トランジスタをＯＮにすることによりビット線に接線さ
れた拡散層３０Ａから溝の側壁に形成された拡散層２０
′に電荷が蓄積されて記憶状態となる。ただし溝の中に
埋めたリンドープ多結晶シリコン２６′は接地状態にし
て２く。
装置の模式的断面図を示している。これを用いて本発明
による半導体記憶装置の動作について以下に述べる。電
荷を記憶する場合、ワード線に接続されたスイッチング
トランジスタをＯＮにすることによりビット線に接線さ
れた拡散層３０Ａから溝の側壁に形成された拡散層２０
′に電荷が蓄積されて記憶状態となる。ただし溝の中に
埋めたリンドープ多結晶シリコン２６′は接地状態にし
て２く。
この時、蓄積容蓋はほぼ容量電極であるリンドープ多結
晶シリコン２６′と拡散層２０′との間に形成された絶
縁膜の容量と拡散層２０′からシリコン基板１１中に広
がった空乏層容量の和で構成される。記憶した電荷を読
み出す場合、ワード線に接続されたスイッチングトラン
ジスタをＯＮにしてビット線に接続した拡散層３０Ａに
拡散層２０′に蓄積された電荷を移動させて読み出しを
行う。
晶シリコン２６′と拡散層２０′との間に形成された絶
縁膜の容量と拡散層２０′からシリコン基板１１中に広
がった空乏層容量の和で構成される。記憶した電荷を読
み出す場合、ワード線に接続されたスイッチングトラン
ジスタをＯＮにしてビット線に接続した拡散層３０Ａに
拡散層２０′に蓄積された電荷を移動させて読み出しを
行う。
このように本発明による半導体記憶装置の動作は従来の
ものと同じである。そして従来のと同様記憶容量の増加
も形成する溝の深さを深くすることにより容易にできる
。しかしながら、本発明による半導体記憶装置は溝を分
離領域に形成している、即ち分離領域が容量部を兼ねて
いる点が従来のものと大きく異なる点である。分離領域
に溝を形成することにより、素子領域に溝を形成してい
る従来の半導体記憶装置よりその寸法を大幅に縮小でき
る。そして溝の中に埋めたリンドープ多結晶シリコンを
接地しているので、十分な集子間の分離特性が得られる
。さらに容ｉ！極であるリンドープ多結晶シリコンは溝
の中に埋められているので素子表面が平坦であるという
特徴がある。
ものと同じである。そして従来のと同様記憶容量の増加
も形成する溝の深さを深くすることにより容易にできる
。しかしながら、本発明による半導体記憶装置は溝を分
離領域に形成している、即ち分離領域が容量部を兼ねて
いる点が従来のものと大きく異なる点である。分離領域
に溝を形成することにより、素子領域に溝を形成してい
る従来の半導体記憶装置よりその寸法を大幅に縮小でき
る。そして溝の中に埋めたリンドープ多結晶シリコンを
接地しているので、十分な集子間の分離特性が得られる
。さらに容ｉ！極であるリンドープ多結晶シリコンは溝
の中に埋められているので素子表面が平坦であるという
特徴がある。
以上述べたように本発明によれば、微細な面積において
も記憶容量を大きく取ることができるため、高集積化に
適した半導体記憶装置が容易に得られる。
も記憶容量を大きく取ることができるため、高集積化に
適した半導体記憶装置が容易に得られる。
第１図は従来の溝を用いて容量部を形成したＩＴＩＣセ
ルの模式的断面図であり、第２図（ａ）。 （ｂ） 、 （Ｃ） 、 （ｄ） 、 ｔｅ） 、 （
ｆ） 、 （ｇｌ 、 ｌｈｌ ＊ （ｉ） ｔ （ｊ
）は、本発明の実施例をプロセスを追って示した模式的
断面図である。 図において各記号はそれぞれ次のものを示す。 １．１１：シリコン基板、２ 、１２ 、１４ 、１６
、２１ 、２４ 。 ２７．２７’、２８：二酸化珪素膜、３ 、２６’ ：
容量電極、４ 、２９ 、２９’ ：ワード線に接続さ
れたスイッチングトランジスタのゲート電極、５．３Ｏ
Ａ、３０Ａ’ ：ビット線に接続された拡散層、６：反
転層、１３．２５：窒化珪素膜、１５ 、１７．１７’
、 １９，２３ ニレジスト、１８ 、１８’ ：シリ
コン、２０ 、２０’ 、 ３０Ｂ 、 ３０Ｂ’ ：
基板と異なる導電型不純物拡散層、２２：基板と同一導
電型不純物拡散層、Ａ、Ｂ：溝。 ７１−１ 図 ７２ 図 （ａ） （ｂ） （Ｃ） オ ２ 図 （ｄ） （ｅ） ９ス （ｆン ７２ 図 （（］） （１−１） （ｉ） ７２ 図 （ｊ）
ルの模式的断面図であり、第２図（ａ）。 （ｂ） 、 （Ｃ） 、 （ｄ） 、 ｔｅ） 、 （
ｆ） 、 （ｇｌ 、 ｌｈｌ ＊ （ｉ） ｔ （ｊ
）は、本発明の実施例をプロセスを追って示した模式的
断面図である。 図において各記号はそれぞれ次のものを示す。 １．１１：シリコン基板、２ 、１２ 、１４ 、１６
、２１ 、２４ 。 ２７．２７’、２８：二酸化珪素膜、３ 、２６’ ：
容量電極、４ 、２９ 、２９’ ：ワード線に接続さ
れたスイッチングトランジスタのゲート電極、５．３Ｏ
Ａ、３０Ａ’ ：ビット線に接続された拡散層、６：反
転層、１３．２５：窒化珪素膜、１５ 、１７．１７’
、 １９，２３ ニレジスト、１８ 、１８’ ：シリ
コン、２０ 、２０’ 、 ３０Ｂ 、 ３０Ｂ’ ：
基板と異なる導電型不純物拡散層、２２：基板と同一導
電型不純物拡散層、Ａ、Ｂ：溝。 ７１−１ 図 ７２ 図 （ａ） （ｂ） （Ｃ） オ ２ 図 （ｄ） （ｅ） ９ス （ｆン ７２ 図 （（］） （１−１） （ｉ） ７２ 図 （ｊ）
Claims (2)
- （１）第１導電型半導体基板表面に設けられた溝の一対
の対向した側壁に形成された一対の第２導電型領域、少
なくとも前記溝部内壁を被う絶縁性物質、前記絶縁性物
質に接し前記溝部を埋める基準電位を与えられた導電性
物質、前記第１導電型半導体基板表面に設けられ、前記
絶縁性物質に接し、前記第２導電型領域に電気的に接続
し形成されたＭ工Ｓ トランジスタのソース電極である
第２導電型領域を備えたことを特徴とする半導体記憶装
置。 - （２）第１導電型半導体基板上に第１の溝を形成する工
程、容量部形成領域の前記第１の溝の内壁に第１の第２
導電型領域を形成する工程、前記第１の溝底部をエツチ
ングして第２の溝を形成する工程、該第２の溝底部に第
１導電型領域を形成する工程、前記第１．第２の溝表面
に絶縁膜を形成する工程、前記第１．第２の溝内を導電
性物質で埋める工程、該導電性物質の上部を絶縁性物質
で被う工程、前記第１の第２導電型領域に電気的に接続
するように第２の第２導電型領域を形成する工程を含む
ことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031719A JPH079943B2 (ja) | 1984-02-22 | 1984-02-22 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031719A JPH079943B2 (ja) | 1984-02-22 | 1984-02-22 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176267A true JPS60176267A (ja) | 1985-09-10 |
| JPH079943B2 JPH079943B2 (ja) | 1995-02-01 |
Family
ID=12338854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59031719A Expired - Lifetime JPH079943B2 (ja) | 1984-02-22 | 1984-02-22 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079943B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6360557A (ja) * | 1986-08-29 | 1988-03-16 | Nec Corp | 半導体メモリセル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-02-22 JP JP59031719A patent/JPH079943B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6360557A (ja) * | 1986-08-29 | 1988-03-16 | Nec Corp | 半導体メモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH079943B2 (ja) | 1995-02-01 |
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