JPS6361380A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、例えば原稿をＣＣＤ等のライン・イメージ・
センサを使用して読み取って得た画像信号を処理する画
像処理装置に関する。

〔従来技術〕

読み取りエリアが原稿よりも少ないＣＣＤを使用し、−
主走査毎に副走査方向に読み取りエリアを移動すること
により原稿全面の画像読み取りを行なうシリアル・スキ
ャン方式の画像読み取り装置が知られている。

第９図は、シリアル・スキャン方式の動作を説明するた
めの図である。

ライン読み取り行なうＣＯＤイメージ・センサ１は、図
示のホーム・ポジションＨＰから図示の矢印の順に主走
査方向の走査を行なう不図示の主走査駆動系と、同じく
副走査方向の走査を行なう不図示の副走査駆動系により
読み取りエリアＲＡの走査を行なう。画像は、スキャン
■〜■の順に逐次出力され、読み取りエリア全面の読み
取りが行なわれる。

このような画像読み取り装置で画像の縮小、拡大の画像
変倍処理を行なうには、主走査方向には走査速度を可変
する機械的な方法、ＣＣＤ走査方向には画像データの間
引き、水増しによる電気的変倍方法が一般的である。

ＣＣＤ走査方向の画像データ数を可変とし、ＣＣＤの光
電荷の蓄積時間を一定、かつ、連続とした場合、例えば
、５０％の縮小を行なうには、主走査の送り速度を２倍
にし、ＣＣＤ走査方向の画像データを２画素につき１つ
の割り合いで間引きすることにより縮小動作が行なえる
。逆に、２００％の拡大の場合には、主走査の送り速度
を２分の１にし、ＣＣＤ走査方向の画像データを１画素
につき２つの割り合いで水増しすれば拡大動作が行なえ
る。

このように５０％、２００％といった区切りのよい倍率
では、スキャン■〜■の走査の境い目の画像つなぎ処理
は比較的簡単であるが、５９％、１６７％といった倍率
では変倍時のこうした画像つなぎ処理は非常に複雑にな
る。また、スムージング処理といった画像処理を変倍処
理の後に行なう場合には、画像データを余分に送らねば
ならず、益々変倍時のこうした画像つなぎ処理が複雑に
なる。

第１Ｏ図は、変倍時の画像つなぎ処理を説明するための
図である。

第１０図の上段は、第９図のＣＣＤ走査方向（＝副走査
方向）に読み取りエリアを見た場合の読み取りラインの
様子、即ち、等倍時の出力画素の様子を示している。図
中のａ、ｂ、ｃ、ｄは、１回目のスキャンと１＋１回゛
目のスキャンの時の画像つなぎに関係する画素を示して
おり、この例では、３×３のマトリックスによるスムー
ジング処理を後段の回路で行なうものとする。　　　゛ 第１０図の下段は、１５０％の拡大をした時の出力画素
の様子の例を示している。図中のａ’、ａ″、ｂ′。

ｃ／　、　ｃ＃　、　ｄＮ　は、１５０％に水増し拡大
処理をした場合のａ、ｂ、ｃ、ｄの画素にそれぞれ対応
している。

１５０％の拡大をした場合に、この例では、１回目のス
キャンでａ／　、　ａ＃　’＋　ｂ′、　Ｃ／　、　Ｃ
／の画素を、１＋１回目のスキャンで＃　、　ｂｒ　、
　Ｃ／　、　Ｃ＃　、　ｄＮの画素を出力する必要があ
る。また、ＣＣＤイメージ・センサｌの画素数、倍率に
よって毎回同じような画像つなぎになるとは限らず、画
像の間引き、水増しに関する情報を保持しておく必要が
ある。

第１１図は、従来の画像データの間引き、水増しによる
電気的変倍回路の例である。

入力画像データは、ランダム・アクセス・メモリーＲＡ
　Ｍ　１３　、１５に交互に書き込まれ、その際に画像
データを間引くことにより縮小動作を、また、ＲＡ　Ｍ
ｌ　３　、１５より読み出す際に画像データを水増しす
ることにより拡大動作が行なわれ出力画像データとして
次段の回路へ送られる。

Ｄタイプ・フリップ・フロップ（ＤＦＦ）１０は、入力
画像データをラッチするための回路であり、−緒に送ら
れてくる画像クロックＷＲＣＫでデータのラッチが行な
われる。

デイケイド・レート・マルチプライヤ（ＤＲＭ）１１は
、画像クロック〜’／　ＲＣＫを間引き、縮小を行なう
ためのクロックＷＲＣＭを生成する。ＤＲＭＩＩは、ス
タンダードＴＴＬのＴＩ社の５Ｎ７４１６７のような回
路であり、９９．５５といったバイナリ・コープイド・
デシマル（ＢＣＤ）による数値をデータ入力端子にセッ
トしてお（ことにより数値に応じて間引かれたクロック
ＷＲＣＭが得られる。５Ｎ７４１６７は、画像クロック
ＷＲＣＫを素通しにすることが出来ないので外部回路を
追加し縮小動作を行なわないようにしておく。同期信号
ＷＲ３Ｔは、１ライン毎の同期を行なうための信号であ
り、この信号がロー・レベルになった時にＤ　ＲＭ　１
１内蔵のカウンタがクリアされ一生走査の間開様のパタ
ーンで画像クロックＷ　ＲＣＫの間引き動作を行なう。

カウンタ１２は、ＲＡＭ１３．１５の書き込みアドレス
を生成するためのカウンタであり、例えば、同期信号Ｗ
Ｒ３Ｔに引き続いてカウント値を値Ｏから順次インクリ
メントしていく。

ＤＦＦ１８は、ＲＡＭ１３．１５より読み出されたデー
タをセレクタ１７で選択しラッチするための回路であり
、外部画像クロックＲＤ　ＣＫでデータのラッチが行な
われる。

バイナリ・レート・マルチプライヤ（ＢＲＭ）１９は、
画像クロックＲＤＣＫを間引き、拡大を行なうためのク
ロックＲＤＣＭを生成する。ＢＲＭ１９は、スタンダー
ドＴＴＬのＴＩ社の５Ｎ７４９７ような回路であり、６
ＦＦ、９５５　（１６進数）といったバイナリ・データ
による数値をデータ入力端子にセットしておくことによ
り数値に応じて間引かれたクロックＲＤＣＭが得られる
。５Ｎ７４９７は、画像クロックＲＤＣＫを素通しにす
ることが出来ないので外部回路を追加し拡大動作を行な
わないようにしておく。

同期信号ＲＤＳＴは、Ｉライン毎の同期を行なうための
信号であり、この信号がロー・レベルになった時にＢＲ
Ｍ１９内蔵のカウンタがクリアされ一生走査の間開様の
パターンで画像クロックＲＤＣＫの間引き動作を行なう
。

カウンタ２０は、ＲＡ　Ｍ　１３　、１５の読み出しア
ドレスを生成するためのカウンタであり、例えば、同期
信号ＲＤＳＴに引き続いてカウント値を値０から順次イ
ンクリメントしていく。

ＲＡＭ１３．１５は、セレクタ１４．１６で選択された
カウンタ１２の書き込みアドレス、カウンタ２ｏの読み
出しアドレスに応じて画像データの書き込み、読み出し
を行なうメモリである。一方のＲＡＭ″′Ｃ書き込み動
作をしている間に他方のＲＡ　Ｍで読み出し動作を行な
う、いわゆるダブル・バッファの構成を取っている。

以上の従来の回路構成で第１０図で説明したような正確
な画像つなぎを行なうためには、画像つなぎ位置でのＤ
　ＲＭ　１２　、　Ｂ　ＲＭ　１９の内蔵カウンタの出
力を一致させる必要があり、単にカウンタをクリアする
だけでなくカウンタ値のプリセット、つなぎ位置でのカ
ウンタ値の読み取り等、変倍に関する正確なデータの把
握が必要となり、従って、回路は大規模、複雑となる。

また、同期信号ＷＲ３Ｔ、ＲＤＳＴを入力してから任意
のでタイミングで画像データの書き込み、読み出し動作
を行なうためには同様に回路の追加が必要となる。

〔目的〕

本発明の目的は、上記従来の欠点を改良し、任意倍率の
拡大、縮小動作、および、画像データのつなぎを容易に
行ない良好な画像信号を得ることの−できる画像処理装
置を提供することにある。

〔実施例〕

以下、実施例をもとに本発明の詳細な説明を行なう。

第１図は、本発明を適用可能なシリアル・スキャン方式
の画像読み取り装置の制御ブロック図の例である。

ＣＣＤ３０は、ＣＣＤイメージ・センサ１に相当し、ラ
イン読み取りを行なうイメージ・センサである。

ＣＣＤ３０より出力されるアナログ画像信号は、アナロ
グ信号処理回路に送られ、シェーディング補正、ノイズ
成分の除去、増幅といった処理を行なわれた後、次段の
アナログ・デジタル変換器（Ａ／Ｄ変換器）３２へと送
られる。

Ａ／Ｄ変換器３２で、アナログ画像信号はデジタル画像
信号に変換され、画像つなぎ処理を内蔵した変倍処理回
路３３へと送られる。

変倍処理回路３３は、単に変倍処理、画像つなぎを行な
うのみでなく、変倍処理回路３３へ入力されるＣＣＤ３
０に関連する複数のタイミング信号Ａ１変倍、画像つな
ぎ処理されて出力される出力画像データに関する複数の
タイミング信号Ｂをも発生する。

ＣＣＤドライバ３４は、タイミング信号Ａを受けてＣＣ
Ｄ３０を駆動する信号を発生するドライバ回路である。

ＣＰＵ３５は、画像読み取り装置全体の制御を行なう例
えばマイクロ・コンピュータである。制御プログラムは
リード・オンリー・メモリ（ＲＯＭ）３８に記憶されて
おり、ＣＰＵ３５は、データの一時記憶等に使用するラ
ンダム・アクセス・メモリ（ＲＡ　Ｍ　）３６を使用し
、読み取り動作の開始、停止ζ倍率の指定等の操作を行
なう操作部３９、ＣＣＤ３０の主走査方向への移動を制
御する主走査駆動回路３７、副走査方向への移動を制御
する副走査駆動回路４０、そして、変倍回路３３の制御
を行なう。

第２図は、第１図示の変倍回路３３の具体的な構成の例
である。

まず、縮小処理を行なう回路から説明する。

ＤＦＦ５１は、入力画像データをラッチするための回路
であり、−緒に送られてくる画像クロックＷ　ＲＣＫで
データのラッチが行なわれる。

カウンタ５２は、ＲＡＭ５４の読み出しアドレスを生成
するためのカウンタであり、例えば、同期信号Ｗ　ＲＳ
　Ｔに引き続いてカウント値を値Ｏから順次インクリメ
ントしていく。

セレクタ５３は、ＲＡＭ５４のアドレス信号、および、
制御信号をＣＰＵ３５、カウンタ５２のいずれかに切り
換えるための切り換え回路である。通常は、カウンタ５
２側をセレクトし、ＲＡＭ５４に記憶されたタイミング
を読み出せるようにし、ＲＡ　Ｍ　５４の内容を変更す
る時等にのみＣＰＵ３５側に切り換えて処理を行なう。

ＲＡ　Ｍ　５４は、カウンタ５２の発生するアドレス信
号に応じた画像クロックＷ　ＲＣＫに関する複数タイミ
ングを記憶するためのメモリである。ＣＰＵ３５により
あらかじめセットされたタイミング情報は、タイミング
信号Ａとして同期信号ＷＲ３Ｔに同期して出力される。

タイミング信号Ａの一つの信号である’、Ｖ　ＲＥ　Ｂ
信号は、ＲＡＭ５８．ＲＡ〜１６０に与える書き込みア
ドレス信号を発生するカウンタ５７のクロック信号〜Ｖ
ＲＣＵを発生するための信号である。

ＤＦＦ５５．ＯＲゲート５６は、Ｗ　ＲＥ　Ｂ信号から
タロツク信号ＷＲＣＵを発生するための回路である。ま
た、カウンタ５７は、例えば、同期信号ＷＲ３Ｔに引き
続いてカウント値を値０から順次インクリメントするカ
ウンタである。

次に、拡大処理を行なう回路を説明する。

ＤＦＦ６３は、ＲＡＭ５８．６０より読み出されたデー
タをセレクタ６２で選択しラッチするための回路であり
、外部画像クロックＲＤ　ＣＫてデータのラッチが行な
われる。

カウンタ６４は、ＲＡＭ６６の読み出しアドレスを生成
するためのカウンタであり、例えば、同期信号ＲＤＳＴ
に引き続いてカウント値を値Ｏから順次インクリメント
していく。

セレクタ６５は、ＲＡＭ６６のアドレス信号、および、
制御信号をＣＰＵ３５、カウンタ６４のいずれかに切り
換えるための切り換え回路である。通常は、カウンタ６
４側をセレクトし、ＲＡ　Ｍ　６６に記憶されたタイミ
ングを読み出せるようにし、ＲＡＭ６６の内容を変更す
る時等にのみＣＰＵ３５側に切り換えて処理を行なう。

ＲＡＭ６６は、カウンタ６６の発生するアドレス信号に
応じた画像クロックＲＤＣＫに関する複数タイミングを
記憶するためのメモリである。ＣＰＵ３５によりあらか
じめセットされたタイミング情報は、タイミング信号Ｂ
として同期信号ＲＤＳＴに同期して出力される。

タイミング信号Ｂの一つの信号であるＲＤＥＢ信号は、
ＲＡ　Ｍ　５８　、　ＲＡ　Ｍ　６０に与える読み出し
アドレス信号を発生するカウンタ６９のクロック信号Ｒ
ＤＣＵを発生するための信号である。

ＤＦＦ６７、ＯＲゲート６８　は、ＲＤＥＢ信号カラク
ロック信号ＲＤＣＵを発生するための回路である。また
、カウンタ６９は、例えば、同期信号ＲＤＳＴに引き続
いてカウント値を値Ｏから順次インクリメントするカウ
ンタである。

ＲＡ　Ｍ　５８　、５９は、セレクタ５９．６１で選択
されたカウンタ５７の書き込みアドレス、カウンタ６９
の読み出しアドレスに応じて画像データの書き込み、読
み出しを行なうメモリであり、一方のＲＡＭで書き込み
動作をしている間に他方のＲＡＭで読み出し動作を行な
う第１１図同様のダブル・バッファ構成を取っている。

第３図は、同期信号ＷＲ３Ｔ、ＲＤＳＴ、および、Ｗ　
ＲＥ　Ｂ信号、ＲＤＥＢ信号のタイミング・チャートの
例である。この例では、等倍時のデータをセットしてい
るものとし、クロックＷＲＣＫよりクロックＲＤ　ＣＫ
が周波数が高い場合を想定している。そのために、ＲＤ
ＥＢ信号の区間が少し短くなっている。

本実施例では、タイミングの発生にＲＡＭ等のリード・
ライト可能なメモリを使用しているので図のように同期
信号ＷＲ３Ｔ、ＲＤＳＴに対して任意のタイミングでＷ
ＲＥＢ信号、ＲＤＥＢ信号を発生することが可能になっ
ている。

第４図は、縮小時の動作を詳細に説明するためのタイミ
ング・チャートである。

第４図において破線は、６０％縮小時のタイミングを示
している。

カウンタ５２は、スタンダードＴＴＬであるＴＩ社の５
Ｎ７４ＬＳ１６３のような同期式クリアのカウンタであ
り、同期信号ＷＲ３Ｔがロー・レベルになると図のよう
にカウント値が値ｍから値Ｏへとクリアされる。クロッ
クＷ　ＲＣＫの立ち上がりエツジでＱ出力がカウント・
アップされる。

Ｗ　ＲＥ　Ｂ信号は、この例ではＲＡＭ５４のアドレス
１から書き込まれているものとし、カウンタ５２のカウ
ント信号により図のように逐次読み出され、ＷＲＥＢ＊
信号、Ｗ　ＲＣＵ信号を図示のように生成して行（。

カウンタ５７は、スタンダードＴＴＬであるＴＩ社の５
Ｎ７４ＬＳ１６１のような非同期式クリアのカウンタで
あり、同期信号ＷＲ３Ｔがロー・レベルになると図のよ
うにカウント値が値Ｏへとクリアされる。

クロックＷＲＣＵの立ち上がりエツジでカウンタ５７の
Ｑ出力がカウント・アップされる。

クロックＷＲＣＵは、カウンタ５７のカウント・アップ
のみでなく　、ＲＡＭ５８．６０にデータを書き込む時
のライト・パルスとしても使用できる。

第７図をみても分かるように６０％の縮小は、ＣＰＵ３
５でセットするＷＲＥＢ信号を５画素に２つの割り合い
で間引（ことにより行なうことが出来る。この場合、Ｒ
Ａ　Ｍ６６にセットされるＲＤＥＢ信号のデータは等倍
のデータである。

第５図は、拡大時の動作を詳細に説明するためのタイミ
ング・チャートである。

第５図において破線は、ｌ　３３　、％拡大時のタイミ
ングを示している。

カウンタ６４は、スタンダードＴ　Ｔ　ＬであるＴＩ社
の５Ｎ７４ＬＳＩ６３のような同期式クリアのカウンタ
であり、同期信号ＲＤＳＴかロー・レベルになると図の
ようにカウント値が値ｎから値Ｏへとクリアされる。ク
ロックＲＤ　Ｃｉ（の立ち上がりエツジでＱ出力がカウ
ント・アップされる。

ＲＤＥＢ信号は、この例ではＲＡ　Ｍ　６６のアドレス
１から書き込まれているものとし、カウンタ６４のカウ
ント信号により図のように逐次読み出され、ＲＤＥＢ＊
信号、ＲＤＣＵ信号を図示のように生成して行く。

カウンタ６９は、スタンダードＴＴＬであるＴＩ社の５
Ｎ７４ＬＳ１６１のような非同期式クリアのカウンタで
あり、同期信号ＲＤＳＴがロー・レベルになると図のよ
うにカウント値が値Ｏへとクリアされる。

クロックＲＤＣＵの立ち上がりエツジでカウンタ６９の
Ｑ出力がカウント・アップされる。

第５図をみても分かるように１３３％の拡大は、ＣＰＵ
３５でセットするＲＤＥＢ信号を約４画素に１つの割り
合いで間引くことにより行なうことが出来る。この場合
、ＲＡＭ５４にセットされるＷＲＥＢ信号のデータは等
倍のデータである。

次に、フロー・チャートを使用してＣＰＵ３５の具体的
なプログラム例の説明を行なう。

第６図は、ＣＰＵ３５のゼネラル・フローチャートの例
である。

装置がＰｏｗｅｒ　　Ｏｎされると、まずステップ５Ｐ
１００で初期化を行う。次にステップ５ＰＩＯＩでは読
み取り開始信号が入力されるまで待機する。読み取り開
始信号が入力されるとステップ５Ｐ１０２でＣＣＤイメ
ージ・センサ１をホームポジションへと移動し、原稿の
読み取りを開始する。

原稿読み取りは１主走査、■副走査送りを繰り返すこと
により実行され、各１生走査の直前に変倍用タイミング
信号をＲＡＭ５４．６６に設定することにより１主走査
中の変倍処理を制御する。この変倍用タイミング信号の
設定は変倍が拡大か、あるいは縮小かでアルゴリズムが
異るため、ステップ５Ｐ１０３で場合分けを行い、ステ
ップＳ　Ｐ　１．０４で拡大変倍用タイミング信号を設
定し、ステップ５Ｐ１０５で縮小変倍用タイミング信号
を設定する。その後ステップ５Ｐ１０６で１主走査を行
い、ステップ５Ｐ１０７で１副走査送りを行う。ステッ
プ５ｐｔｏｓでは以上の繰返しにより原稿全面の読み取
りが終ったかを判定し、柊っていなければステップ５Ｐ
１０３へ戻る。

一方、終っていればステップ５ＰＩＯＩへ移り、新たな
原稿読み取りのために再び待機する。

第６図のステップ５Ｐ１０４で行う拡大変倍時のＲＡＭ
５４　、６６の設定については、第７図の詳細なフロー
チャー１・を使用して説明を行う。

本フローチャートでは、ステップ５Ｐ２００〜ステツブ
５Ｐ２０１でＲＡＭ５４へのタイミング信号の書き込み
を行い、ステップ５Ｐ２０２〜ステツプ５Ｐ２１８でＲ
Ａ　Ｍ６６へのタイミング信号の書き込みを行う。

ステップ５Ｐ２００ではＲＡ　Ｍ　５４へのＷＲＥＢ信
号以外のタイミング信号Ａの書き込みを行う。

ステップ５Ｐ２０１では、後段の回路へ送るべき画像デ
ータ数を「必要画素数」と呼ぶことにすると、ＲＡ　Ｍ
５４の１番地から「必要画素数」番地までにＷＲＥＢ信
号を書き込む。これによりＷＲ３Ｔ信号に同期して２番
目の画像データから、連続して「必要画素数」個の画像
データがＲＡＭ５８、あるいはＲＡＭ６０に記憶される
。これは等倍時のＲＡＭ５４に対する設定に等しい。

ステップ５Ｐ２０２〜ステツプ５Ｐ２１７でＲＡＭ６６
へＲＤＥＢ信号を書き込む。ステップ５Ｐ２０２で初期
値１を与えられる「アドレス」はＲＡ’Ｍ６６の番地を
表す変数である。ステップ５Ｐ２０３でＩ　ＣＣＤ走査
の上端境界における「誤差」を設定する。この「誤差」
とは実現すべき変倍率と実現された変倍率の差をあられ
す変数である。この上端境界における「誤差」は第１回
目の主走査時にはＯであり、ｎ回目の主走査では（ｎ−
１）回目の主走査の下端境界における「誤差」を用いる
。この手法により任意の拡大変倍時にも正確な画像つな
ぎが行える。

ステップ５Ｐ２０４では、ＲＡＭ５８、ＲＡＭ６０から
ＲＤＣＫクロックにより読み出される水増しされた画像
データのカウンタ「出力画素数」、および「出力画素数
」個の画像データを作るのに必要とした画像データのカ
ウンタ「読み取り画素数」に初期値Ｏを与える。ステッ
プ５Ｐ２０５以降のループでは、「誤差」に応じて画像
データの水増しを行う。ｎ回目のループの先頭（ステッ
プ５Ｐ２０５の直前）においては、 「誤差」＝ （「読み取り画素数」×倍率÷１００ −「出力画素数Ｊ）　Ｘ１００ という関係がある。これに添え字ｎをつけて、［誤差ｎ
Ｊ＝ （「読み取り画素数ｎＪ　Ｘ倍率−１００−［出力画素
数ｎＪ）　ｘｌｏ。

と表記する。この「誤差ｎ」が１００を越えた時、水増
しを行う。

水増しによって「誤差ｎ＋１」は、 ［誤差ｎ＋ＩＪ　＝ （「読み取り画素数ｎＪ　Ｘ倍率÷１００＝（「出力画
素数ｎＪ　＋１））　Ｘ１００＝「誤差ｎＪ　−１００ となり、１００だけ減少する。フローチャートにおいて
、この処理はステップ５Ｐ２０９、ステップ５Ｐ２１２
で行われる。

一方、「誤差ｎ」が１００未満の時は「アドレス」で表
されるタイミングにＲＤＥＢ信号を書き込むことにより
、「読み取り画素数」が１増えるので、［誤差ｎ＋ＩＪ
は、 ［誤差ｎ＋ＩＪ　＝ （（「読み取り画素数ｎＪ　＋１）　Ｘ倍率÷１００＝
（［出力画素数ｎＪ　＋１））　ｘｌｏｏ−「誤差ｎ」
＋（倍率−１００） となる。フローチャートにおいて、この処理はステップ
５Ｐ２０６．ステップ２０７．ステップ２０８で行われ
る。

ステップ５Ｐ２１０．ステップＳＰ２］１ではステップ
５Ｐ２１７と共に、隣接する２主走査にまたがって水増
しされる画素の処理を行う。

主走査の先頭において、第一画素については、「誤差」
が１００以上であるにもかかわらず、それ以前に水増し
すべき画素がないため、ＲＤＥＢ信号を書き込んでＲＡ
　Ｍ　５８　、　ＲＡ　Ｍ　６０から読み出しておかな
ければならない。よってステップ５Ｐ２１０で第１画素
目かどうか調べ、ステップ５Ｐ２１１でステップ５Ｐ２
０７、ステップ５Ｐ２０８と同様の処理を行う。

ステップＳ　Ｐ　２　］、　３では「アドレス」を１増
し、次のループで新たなタイミングについて記述する準
イ１ｉｔｆを行う。ステップ５Ｐ２１４では、ステップ
Ｓ　Ｐ　２　］、　２）ステップ５Ｐ２０８でＲＡＭ６
６にＲＤＥＢ信号を書き込もうが、書き込まないかにか
かわらず、「出力画素数」を１増やす。

ステップ５Ｐ２１５では「出力画素数」が「必要画素数
」に達したかどうか調べ、達していなければステップ５
Ｐ２０５に戻る。達していれば、ステップ５Ｐ２１６で
下端境界における「読み取り画素数」、「誤差」を記録
する。この「読み取り画素数」が次に行われる１副走査
送りの送り量となり、「誤差」は次回の主走査における
上端境界の「誤差」となる。

ステップ５Ｐ２１７では「誤差」が１００以上かどうか
調べ、１００以上であれば直前に出力された画素を次回
の主走査の先頭において出力しなければならない。その
ため、ｌ主走査終了後に送られるｌ副走査送り量となる
「読み取り画素数」を１減らしておく。

最後にステップ５Ｐ２１８ではＲＡ　Ｍ６６へのＲＤＥ
Ｂ信号以外のタイミング信号Ｂの書き込みを行う。

第６図のステップ５Ｐ１０５で行う縮小変倍時のＲＡ　
Ｍ　５４　。

６６の設定については、第８図の詳細なフローチャート
を使用して説明を行う。

本フローチャートでは、ステップ５Ｐ３００〜ステツプ
５Ｐ３１３でＲＡＭ５４へのタイミング信号の書き込み
を行い、ステップ５Ｐ３１４〜ステツプ５Ｐ３１５でＲ
Ａ　Ｍ　６６へのタイミング信号の書き込みを行う。

ステップ５Ｐ３００ではＲＡ　Ｍ５４へのＷ　ＲＥ　Ｂ
信号以外のタイミング信号Ａの書き込みを行う。

ステップ５Ｐ３０１〜ステツプ５Ｐ３１３でＲＡ　Ｍ　
５４へＷＲＥＢ信号を書き込む。ステップ５Ｐ３０１で
初期値１を与えられる「アドレス」はＲＡ　Ｍ　５４の
番地を表す変数である。

ステップ５Ｐ３０２でＩＣＣＤ走査の上端境界における
「誤差」を設定する。この「誤差」は拡大時設定におけ
る「誤差」と同一の意味を持つ。この上端境界における
「誤差」は第１回目の主走査時にはＯであり、ｎ回目の
主走査では（ｎ−１）回目の主走査の下端境界における
「誤差」を用いる。この手法により任意の縮小変倍時に
も正確な画像つなぎが行える。

ステップ５Ｐ３０３では、ＲＡ、Ｍ　５８　、　ＲＡ　
Ｍ　６０に書き込まれる間引きされた画像データのカウ
ンタ「出力画素数」、および「出力画素数」個の画像デ
ータを作るのに必要とした画像データのカウンタ「読み
取り画素数」に初期値０を与える。ステップＳ　Ｐ　３
０　＝１以降のループでは、「誤差」に応じて画像デー
タの間引きを行う。ｎ回目のループの先頭（ステップ５
Ｐ３０４の直前）においては、 「誤差Ｊ　＝　（ｒ出力画素数」 −「読み取り画素数」Ｘ倍率＋１００）　Ｘ１００とい
う関係がある。これに添え字ｎをつけて、「誤差ｎＪ＝
（ｒ出力画素数ｎ」 −「読み取り画素数ｎ」×倍率−１００）　Ｘ１００と
表記する。この「誤差ｎ」が倍率を越えた時、間引きを
行う。

間引きによって「誤差ｎ＋１」は、 「誤差ｎ＋ＩＪ　−＝　（ｒ出力画素数ｎ」−（「読み
取り画素数ｎＪ　＋１）　Ｘ倍率＋１０６）　ｘｔｏ。

＝「誤差ｎ」−倍率 となり、倍率骨だけ減少する。フローチャートにおいて
、この処理は、ステップ５Ｐ３０８、ステップ５Ｐ３０
９で行われる。

一方、「誤差」が倍率未満の時は「アドレス」で表され
るタイミングにＷＲＥＢ信号を書き込むことにより、「
出力画素数」が１増えるので、「誤差ｎ＋ＩＪは、 「誤差ｎ＋ＩＪ＝（Ｍ出力画素数ｎＪ　＋１）＝（［読
み取り画素数ｎＪ　＋１）　Ｘ倍率−１ＯＯ）　ｘｌＯ
Ｏ＝［誤差ｎＪ　＋　（１００−倍率） となる。フローチャートにおいて、この処理はステップ
５Ｐ３０５、ステップ３０６、ステップ３０７で行われ
る。

ステップＳ　Ｐ　３１．０では「アドレス」を１増し、
次のループで新たなタイミングについて記述する準備を
行う。ステップ５Ｐ３１１では、ステップ５Ｐ３０７、
ステップ５Ｐ３０９でＲＡ　Ｍ　５４にＷＲＥＢ信号を
書き込もうが、書き込まないかにかかわらず、「読み取
り画素数」を１増やす。

ステップ５Ｐ３１２では「出力画素数Ｊが「必要画素数
」に達したかどうか調べ、達していなければステップ５
Ｐ３０４に戻る。達していれば、ステップ５Ｐ３１３で
下端境界における「読み取り画素数」、「誤差」を記録
する。この「読み取り画素数」が次に行われるｌ副走査
送りの送り蚤となり、「誤差」は次回の主走査における
上端境界の「誤差」となる。

ステップＳ　Ｐ　３１４では、ＲＡＭ６６の１番地から
「必要画素数」番地までにＲＤＥＢ信号を書き込む。

これによりＲＤＳＴ信号に同期して２番目のタイミング
から、連続して「必要画素数」個の画像データがＲＡＭ
５８、あるいはＲＡ　Ｍ　６０から後段の回路に送られ
る。これは等倍時のＲＡＭ６６に対する設定に等しい。

最後にステップ５Ｐ３１５ではＲＡＭ６６へのＲＤＥＢ
信号以外のタイミング信号Ｂの書き込みを行う。

尚、上記実施例において、画像データの一時記憶用にＲ
Ａ　Ｍを使用しているが、例えば、ファースト・イン・
ファースト・アウト・メモリ等の記憶素子も使用可能で
ある。

使用する倍率の種類が少ない場合等は、あらかじめ変倍
に関する情報をリード・オンリー・メモリ（ＲＯＭ）等
に複数記憶しておき、このＲＯＭの情報を選択すること
によって変倍情報のデータ・セットの代りにしてもよい
。

〔効果〕

以」二、本発明によればシリアル・スキャン方式の画像
読み取り装置における変倍処理時の画像つなぎを容易に
実現する事が可能になった。

また、従来、複雑な回路を必要とした変倍回路を上記説
明の如く、単純な回路構成で実現することが可能になっ
た。

また、変倍に関する情報をＣＰＵ等で管理出来ることか
ら、従来、難しかったシリアル・スキャン方式の画像デ
ータ変倍時の画像つなぎ処理、副走査方向の移動量の管
理が容易に出来る。

【図面の簡単な説明】

第１図は、本発明を適用可能なシリアル・スキャン方式
の画像読み取り装置の制御ブロック図、第２図は、変倍
回路の具体的な構成図、第３図は、第２図示回路の各種
タイミングを示すタイミングチャート図、 第４図は、縮小時の動作を詳細に説明するためのタイミ
ング・チャート図、 第５図は、拡大時の動作を詳細に説明するためのタイミ
ング・チャート図、 第６図〜第８図は、ＣＰＵ３５のプログラム会フロー・
チャート図、 第９図は、シリアル・スキャン方式の動作を説明するた
めの図、 第１Ｏ図は、変倍時の画像つなぎ処理を説明するための
図、 第１１図は、従来の画像データの間引き、水増しによる
変倍回路の例を示す図である。 図において、３０はＣＣＤイメージ・センサ、３２はＡ
／Ｄ変換器、３３は変倍処理回路、３５はＣＰＵ。 ３６はＲＡ　Ｍ、３８はＲＯＭである。

Claims (2)

【特許請求の範囲】
1. （１）入力画像データを記憶する記憶手段、入力画像デ
   ータに同期して上記記憶手段へのデータ書き込みを制御
   することによりデータの縮小動作を行なう書き込み制御
   回路、上記記憶手段に記憶されたデータ読み出しを制御
   することにより画像データの拡大を行なう読み出し制御
   回路よりなり任意倍率の変倍処理を自由にセット可能に
   したことを特徴とする画像処理装置。
2. （２）特許請求の範囲第１項において、上記記憶手段へ
   のデータ書き込み、データ読み出しの制御情報は、リー
   ド・ライト可能な記憶手段に記憶され、かつ、データの
   書き換えが可能なことを特徴とする画像処理装置。