JPH0229124A - スタンダードセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の目的］ （産業上の利用分野〉 本発明はＦＦ（フリップフロップ）セル内にクロック線
を取り込むと共に同一行内に複数のＦＦをまとめて配置
したスタンダードセルに関するものである。

（従来の技術） マイクロプロセッサその他のＬＳＩに用いる所定の機能
を標準化して備えたスタンダードセルを自動配置配線シ
ステムで配線する際に、特定の論理素子の配置配線につ
いては特定な考慮が必要である。そうでないと誤動作、
その他好ましくない現象を生ずるからである。

例えばＮＡＮＤ回路、ＮＯＲ回路、ＦＦ回路などの論理
素子を含んだスタンダードセルを配置配線するに際し、
特にＦＦ回路の取扱いには、いわゆるクロックスキュー
、レーシング現象による誤動作発生の観点から、注意が
必要である。

ここで、まず、クロックスキューと称する現象を説明す
る。第２図（Ａ）のシフトレジスタにおいて、ＦＦ１の
クロック入力に与えられるクロック波形の立上がりと、
ＦＦ２のクロック入力に与えられる波形の立上りとの間
には、第３図に示すように位相差（スキュー）を生じて
しまう。この原因はＦＦ１からＦＦ２へ至る配線に配線
抵抗Ｒと配線容量Ｃが分布するためであり配線が長くな
ればなる程、クロック信号の伝達の大きな遅れを生じて
しまうからである。したがってＦＦセルのクロック入力
の配線はできるだけ、短くしなければならない。

次にレーシング現象につい−Ｃ説明する。再び第２図（
Ａ）参照すると、ＦＦ１の出力端子ＱとＦＦ２の入力端
子り間の配線が短いにも拘らず両者のクロック入力側Ｃ
ＬＫのクロックスキューが大であると第４図（Ａ）のよ
うにＦＦ１の入力端子りのデータの切り替りがｈ点のク
ロックの切り替りよりも速くなってしまい（クロックス
キュー〉データ遅延）、ＦＦ２が図示のように不正なデ
ータを取り込んでしまう。これによってレーシングとい
う誤動作を生じてしまう。

したがってレーシング現像を防止するためには第２図（
Ａ）のＦＦ１とＦＦ２の出入力端子００間に第２図（Ｂ
）に示す如き遅延素子を挿入しＣクロック側の遅延要素
とのバランスをとる必要がある。その結果、第４図（Ｂ
）に示すように、クロックスキューがデータ遅延より小
となって誤ったデータの取り込みが防止できるわけであ
る。

（発明が解決しようとする課題） 上述のように、レーシングを防止するために第１のレジ
スタ（フリップフロップ）と第２のレジスタ（フリップ
フロップ）との間に一律的に遅延素子を設ける方法が一
般であるが、クロック配線の長さが正確に捕えられない
ために、過大な遅延時間をもつ遅延素子を設けてしまう
傾向にある。

また、上記レジスタ間には遅延素子の外に組合わせ回路
などが挿入される場合があるので、そのような場合には
、スキューの時間幅と、遅延素子の遅延時間と、組合わ
せ回路のアクセス時間とを加算した時間だけ実質的な動
作時間が制限されてしまうので、結果として１クロツク
で実行できる機能が低減してしまう。

したがってこの問題を解決するためには、クロック配線
の長さをできるだけ正確に予測できることが必要である
と共に、クロックスキューそのものを小さくすることが
必要である。

しかしながら、従来のこの種のスタンダードセルにおい
ては、設計段階で第５図に示づように複数の行Ｒに複数
のフリップフロップ（ＦＦ）が散在して配置されていた
のでクロック配線Ω１．Ω２、Ω３が長くなってしまう
と共に、クロックスキューおよびレーシング現象が生じ
問題となっていた。

本発明の目的は、り【コックスキューおよびレーシング
現象による誤動作を防止することができるスタンダード
セルを提供することである。

本発明の他の目的は、クロックスキュー予測を正確に行
うことができるスタンダードセルを提供する口とである
。

［発明の構成］ （課題を解決するための手段〉 本発明においては、従来の技術で散在しでいたＦＦを同
一の行に集めることによりクロック配線の長さを最小に
してクロックスキューをｒ：きるだけ小さく抑えると共
に、ＦＦが一箇所に集められた口とによって配線状態す
なわち、り【コックスキューの生じうる状態がかなり正
確に把握できるのでり［］ツクスキューによる誤動作対
策が容易となる。

（作用） 本発明はＦＦがきれいな形でＬＳＩの特定行に配置され
ているのでクロック配線も短くなると共にクロックスキ
ュー予測が容易となるので誤動作の防止が容易となる。

（実施例） 第１図は本発明によるスタンダードセルの実施例の構成
を示す。

本発明を実施したスタンダードセルにおいてはＬＳＩの
基板１０において、フリップフロップ回路群ＦＦを特定
の１行にまとめて配置し、これを予め設けられたクロッ
ク配線領域よりのクロック引出し線を利用して接続して
いる。

すなわち、第１図において、１１はクロック配線領域、
１２はフリップフロップ回路領域、１３は伯の論理回路
領域、１４は配線領域を示す。

図示のように、本発明においては、フリップフロップ回
路ＦＦを特定のセル行１２に−まとめにして規則正しく
配置してり０ツク配線領域１１からの最短の引出し線Ｑ
＋　、Ｑ２　、ｊ３　、・・・・・・ｉｎで接続してい
る。

したがって、フリップフロップ回路領域１２とクロック
配線ｒｊＡＷ１．は極く接近しているので、配線は最短
距離で１み、クロックスキューを最小に抑止することが
できる。

さらに、各フリップフロップ回路ＦＦと引出しＩＩρ１
．Ω２．ｊ３．・・・・・・は規則正しく極めて圧熱と
並んで配置されているのでクロックスキューの発生ずる
程度もかなり正確に予測でき、適切な値の遅延素子が挿
入できる。なお、前記クロック配線はフリップフロップ
回路群内に設けてもよい。

［発明の効果］ 以上、本発明のスタンダードセルの実施例について図示
し、説明してきたように、本発明においてはフリップフ
ロップ回路群ＦＦを少なくとも１つの行にまとめて配置
し、かつ該フリップフロップ群に接近してクロック配線
領域を設けた構成にしたので、同一の行の配線に関する
配線抵抗Ｒと配線容量Ｃの分布を考えればよく、クロッ
クスキュー予測が正確にできる。

したがって大規模集積回路の自動配置配線が容易となる
と共にクロックスキュー、レーシング現象の起りつる状
態が正確に把握できるのでそれによる誤動作対策が容易
になる。

【図面の簡単な説明】

第１図は本発明によるスタンダードセルの実施例、 第２図（Ａ）はクロックスキューの発生を説明する回路
図、 第２図（Ｂ）はレーシング現象を防止する回路図、 第３図はスキューの発生を説明する波形図、第４図（Ａ
）はレーシング現象による誤動作を説明するタイミング
図、 第４図（Ｂ）は正常な動作タイミング図、第５図は従来
技術によるスタンダードセルの構成図をそれぞれ示す。 １０・・・基板　　　　　　１１・・・クロック配線領
域１２・・・フリップフロップ １３・・・他の論理回路領域 １４・・・配線領域 第１図

Claims (5)

【特許請求の範囲】
1. （１）複数のフリップフロップ回路およびその他複数の
   論理回路とを含む複数行のスタンダードセルにおいて、
   前記フリップフロップ回路のすべてを特定の１つのセル
   行に配置し、前記特定のセル行に対して専用クロック配
   線を設け最短の引出し線を介して前記クロック配線と前
   記各フリップフロップ回路を接続したことを特徴とする
   スタンダードセル。
2. （２）前記のフリップフロップ回路が、上記特定のセル
   行において１群にまとめられる様に隣接して配置されて
   いることを特徴とする請求項１に記載のスタンダードセ
   ル。
3. （３）前記クロック配線が、上記特定のセル行に対して
   平行に配設されていることを特徴とする請求項２に記載
   のスタンダードセル。
4. （４）前記各フリップフロップと前記クロック配線とを
   接続するための上記引出し線が、同一の長さであること
   を特徴とする請求項３に記載のスタンダードセル。
5. （５）フリップフロップ回路群およびその他の論理回路
   群とを含む複数のスタンダードセルにおいて、前記フリ
   ップフロップ回路群を特定の１つのセル行にまとめて集
   中配置すると共に、クロック配線を前記フリップフロッ
   プ回路群が配置されたセルの行内に備えたことを特徴と
   するスタンダードセル。