JPS6362108B2

JPS6362108B2 -

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Publication number: JPS6362108B2
Application number: JP54136661A
Authority: JP
Priority date: 1979-10-23
Filing date: 1979-10-23
Publication date: 1988-12-01
Also published as: JPS5660063A

Description

【発明の詳細な説明】本発明は相補形MOSトランジスタを同一基体
上に備えた半導体装置の製造方法に関する。

周知の如く、相補形MOSトランジスタ（以下
CMOSと称す）は通常ｎ型シリコン基板に選択
的にｐ型ウエルを形成して半導体基体を作製し、
ｎ領域にｐチヤンネルMOSトランジスタを、ｐ
領域にｎチヤンネルMOSトランジスタを夫々形
成して得られる。かかるCMOSは過渡時にしか
電力を消費しない、基板効果の影響を受けにく
い、雑音余裕度が大きい、広い電源電圧の範囲で
動作する等の特長を有する。

ところで、従来、CMOSの製造方法としては
次のような方法が知られている。まず、ｐ型及び
ｎ型導電性の領域を有する半導体基体上に絶縁膜
を設け、各領域のソース、ドレイン形成予定部と
なる絶縁膜を除去して開口部を形成する。つづい
て、絶縁膜の全面に多結晶シリコン膜を堆積した
後、パターニングして多結晶シリコンからなるゲ
ート電極及び前記開口部の一部を介して半導体基
体の各領域と接触したソース、ドレイン電極パタ
ーンを形成する。次いで、ｐ型導電性の領域にｎ
型不純物としてのリンを選択的にイオン注入し、
ｎ型導電性の領域にｐ型不純物としてのボロンを
選択的にイオン注入する。この時、各領域の絶縁
膜の開口部及びこの開口部の一部に延在した多結
晶シリコンからなるソース、ドレイン電極パター
ンを通して不純物が注入されｐ型領域にはｎ型の
不純物拡散層、ｎ型領域にはｐ型の不純物拡散層
が形成される。その後、熱処理を施して前記各拡
散層を活性化してｐ型領域にn⁺型のソース、ド
レインを、ｎ型領域にp⁺型のソース、ドレイン
を形成した後、全面にCVD−SiO₂膜等を堆積し
てCMOSを造る。

上述した従来法にあつては、多結晶シリコンに
よりゲート電極のみならずソース、ドレイン電極
パターンをも形成するため、コンタクトホールを
介してAl等のソース、ドレイン電極を形成する
場合に比して段差を緩和でき、良好な多層配線を
実現できる利点を有する。しかしながら、かかる
方法では、各領域へのp⁺型又はn⁺型の拡散層の
形成に際し、絶縁膜の開口部及びこの開口部の一
部に延在した多結晶シリコンからなるソース、ド
レイン電極パターンを通して各領域に不純物をイ
オン注入するため、ソース、ドレイン電極パター
ン下の拡散層の深さが開口部を通して形成された
拡散層の深さより浅くなる。このため、ソース、
ドレイン電極と拡散層とを十分良好な低抵抗接触
で接続できなくなる。これを改善すべく多結晶シ
リコンのソース、ドレイン電極と拡散層とのオー
ム性接触を良好ならしめるためにイオン注入量を
多くして深い拡散層を形成することが考えられる
が、拡散層を深くすると、横方向への拡散が進行
し、かつ活性化のための熱処理に際しても横方向
への再拡散が大きくなり、シヨートチヤンネル効
果を招く欠点が生じる。

このようなことから、本発明者は上記欠点を充
服すべく種々検討し、ｐ型及びｎ型の領域を有す
る半導体基体上の絶縁膜にソース、ドレインの拡
散孔等として利用される開口部を設け、全面に多
結晶シリコン膜を堆積した後、ｐ型領域上の多結
晶シリコン膜部分にｎ型の不純物を、ｎ型領域上
の多結晶シリコン膜部分にｐ型の不純物を、ドー
ピングし、さらに前記多結晶シリコン膜をパター
ニングしてゲート電極及び一部が前記開口部を介
して各領域と接触したソース、ドレイン電極パタ
ーンを形成し、ひきつづきｐ型領域に例えばイオ
ン注入法でｎ型の不純物を、ｎ型領域に同イオン
注入法でｐ型の不純物を、導入すると共に不純物
ドープ多結晶シリコンのソース、ドレイン電極パ
ターンからも不純物を拡散した。その結果、ソー
ス、ドレイン電極下の不純物拡散深さが深く、開
口部から直接導入された不純物拡散深さが浅いソ
ース、ドレインを形成でき、シヨートチヤンネル
効果が抑制されると共にソース、ドレインに対し
良好な低抵抗で接続したソース、ドレイン電極パ
ターンを有する相補形MOSトランジスタを備え
た半導体装置を得ることができた。しかしながら
かかる方法では、ｐ型領域上の多結晶シリコン膜
部分にはｎ型の不純物がドーピングされ、ｎチヤ
ンネルトランジスタ側のゲート電極、ソース、ド
レイン電極パターンはｎ型となり、一方型領域上
の多結晶シリコン膜部分にはｐ型の不純物がドー
ピングされ、ｐチヤンネルトランジスタ側のゲー
ト電極、ソース、ドレイン電極パターンはｐ型と
なる。このため、CMOSの例えば各ゲート電極
を同一の多結晶シリコン膜で共通した場合には、
必ず多結晶シリコン膜のどこかでpn接合が形成
され、正常な動作に支障をきたす。したがつて、
ｐチヤンネル側のゲート電極とｎチヤンネル側の
ゲート電極との間を共通接続するために改めて
Al電極等を利用しなければならない。その結果、
Al電極で各ゲート電極を共通接続するには、不
可避的にコンタクトホールの孔明け加工が必要と
なり、製造工数が増大化するばかりか、CMOS
を備えた半導体装置の小型化、高密度化の障害と
なり、かつ歩留りの低下を招く不都合さがあつ
た。また、ゲート電極材料としての多結晶シリコ
ンはリンやボロン等をドープすると、アンドープ
多結晶シリコンに比べて比抵抗は下がるものの、
約１×10^-3Ωcmと高く、高密度化、高速動作化が
要求されるCMOSのゲート電極として用いると、
時定数が大きくなり信号の伝播速度が遅くなる。

そこで、本発明者は上記知見に基づき更に鋭意
研究を重ねた結果、半導体基体上の多結晶シリコ
ン膜に各領域と対応して不純物をドーピングした
後、高融点金属硅化物膜を堆積し、さらに前述し
たのと同様、これら二重構造被膜をパターニン
グ、拡散層形成のための不純物の導入を行なつ
た。その結果、(1)各チヤンネルのシヨートチヤン
ネル効果が抑制されると共にソース、ドレインに
対して良好な低抵抗で接続したソース、ドレイン
電極パターンを有すること、(2)ゲート、ソース、
ドレインの各電極パターンを不純物ドープ多結晶
シリコン膜と高融点金属硅化物膜との二重構造被
膜で形成することにより、ｐチヤンネル側とｎチ
ヤンネル側のゲート電極を共通接続した場合、多
結晶シリコン内部に発生するpn接合による異常
動作を解消して正常な動作で駆動できること、(3)
高融点金属硅化物の小さな比抵抗によりゲート電
極の信号伝播速度を速くできること、等の種々の
優れた特性を有して高集積化、高速動作化が達成
された相補形MOSトランジスタを備えた半導体
装置を製造し得る方法を見い出した。

すなわち、本発明は相補形MOSトランジスタ
を同一基板上に含む半導体装置の製造にあたり、
ｐ型及びｎ型導電性の領域を備えた半導体基体の
各領域上に絶縁膜を被覆する工程と、前記絶縁膜
の一部を選択的に除去して開口部を形成し、前記
基体の各領域の一部を露出せしめた後、全面に多
結晶シリコン膜を被覆する工程と、ｐ型導電性の
領域上の多結晶シリコン膜部分にｎ型の不純物を
選択的にドーピングし、かつｎ型導電性の領域上
の多結晶シリコン膜部分にｐ型の不純物を選択的
にドーピングする工程と、ドーピング後の多結晶
シリコン膜上に高融点金属硅化物膜を被覆する工
程と、前記高融点金属硅化物膜及び多結晶シリコ
ン膜を選択エツチングして前記開口部を一部露出
せしめ、ゲート電極及び各領域の一部と接触した
ソース、ドレインの電極パターンを形成する工程
と、前記開口部を拡散孔として利用し前記ｐ型及
びｎ型の領域にその領域と逆導電型の不純物を導
入すると共に、前記ソース、ドレイン電極パター
ンの多結晶シリコン膜中にドーピングされた不純
物を前記開口部を介して各領域中に拡散してソー
ス及びドレインの不純物拡散層を形成する工程と
を具備したことを特徴とするものである。

本発明に用いる半導体基体としては、例えばｎ
型又はｐ型のシリコン基板に該基板と逆導電型の
ウエルを選択的に形成したもの等を挙げることが
できる。

本発明における多結晶シリコン膜にドープする
不純物としては、リン、砒素などのｎ型不純物、
ボロンなどのｐ型不純物が挙げられる。かかる不
純物のドーピング手段としては、例えばイオン注
入法、或いはリン添加ガラス膜（PSG膜）、砒素
添加ガラス膜（AsSG膜）やボロン添加ガラス膜
（BSG膜）の不純物添加ガラス膜を拡散源として
多結晶シリコン膜の所定箇所に被覆し、熱処理し
て上記拡散源から不純物を多結晶シリコン膜にド
ーピングする方法等を挙げることができる。但
し、イオン注入法は不純物のドーピング量を簡便
かつ精度よく制御できるため有益である。

本発明に用いる高融点金属硅化物としては、例
えばモリブデン、タングステン、タンタル、ニオ
ブなどの硅化物を挙げることができ、これら高融
点金属硅化物膜はスパツタ法、蒸着法、CVD法
により形成できる。

本発明における半導体基体の各領域への不純物
導入手段としては、例えばイオン注入法、不純物
添加ガラス膜を拡散源として導入する方法等を挙
げることができる。特に、後者の不純物導入手段
を採用する場合は多結晶シリコン膜への不純物ド
ーピング量より少ない不純物を添加したガラス膜
を拡散源として用いることが必要である。なお、
不純物導入にあたつては、ソース、ドレイン電極
パターンと接する以外の拡散層の深さを浅くする
観点から不純物の導入量を精度よく行なえるイオ
ン注入法が有利である。

次に、本発明の実施例を図面を参照して説明す
る。

実施例〔〕まず、第１図ａに示すようにｎ型シリコン
基板１に、ボロンを選択的にイオン注入してｐ
型ウエル２を形成した半導体基体３とした後、
選択酸化法によりｐチヤンネル、ｎチヤンネル
のトランジスタ形成領域を分離するためのフイ
ールド酸化膜４を形成し、さらに各トランジス
タ形成領域に熱酸化によりシリコン酸化膜５を
形成し、ひきつづき酸化膜５を選択エツチング
して４つの開口部６…６を設けて各領域を露出
させた。その後、SiH₄を用いた気相成長法に
より厚さ約1000Åの多結晶シリコン膜７を全面
に被着した（第１図ｂ図示）。

〔〕次いで、ｐ型ウエル２上の多結晶シリコン
膜７部分にリンを加速電圧30keVの条件で選択
的に10²¹cm^-3イオン注入し、一方シリコン基板
１上の多結晶シリコン膜７部分にボロンを加速
電圧20keVの条件で選択的に10²¹cm^-3イオン注
入した（第１図ｃ図示）。不純物ドーピング後
の多結晶シリコン膜７上の全面にスパツタ法に
よりAr雰囲気中でMoSi₂を蒸着して厚さ約
2000ÅのMoSi₂膜８を被着した（第１図ｄ図
示）。

〔〕次いで、MoSi₂膜８上に光蝕刻法によりレ
ジストパターン（図示せず）を設け、このレジ
ストパターンをマスクとしてプラズマエツチン
グ法によりMoSi₂膜８、不純物ドープ多結晶シ
リコン膜７を順次選択エツチング除去した。こ
の時、第１図ｅに示すようにｐ型ウエル２及び
ｎ型シリコン基板１の各領域にMoSi₂及び不純
物ドープ多結晶シリコンからなる二重構造のゲ
ート電極７₁，８₁及び７₂，８₂、開口部６…６
を介して各領域の一部と接触したソース電極パ
ターン７₃，８₃及び７₄，８₄、共通ドレイン電
極パターン７₅，８₅が形成された。ひきつづ
き、ゲート電極７₁，８₁及び７₂，８₂をマスク
としてシリコン酸化膜５をエツチングしてゲー
ト酸化膜９を形成した（同第１図ｅ図示）。な
お、ゲート電極７₁，８₁及び７₂，８₂は第２図
に示すようにトランジスタ形成領域の外で共通
接続されるようにパターニングし、かつソース
電極パターン７₃，８₃及び７₄，８₄、共通ドレ
イン電極パターン７₅，８₅は同第２図の如く素
子領域外に延在するようにパターニングした。

〔〕次いで、ｎ型シリコン基板１上をレジスト
膜でマスクし、ｐ型ウエル２側にｎ型不純物と
しての砒素を加速電圧50keV、ドーズ量３×
10¹⁵cm^-2の条件でイオン注入した後、前記レジ
スト膜を除去し再度ｐ型ウエル２上をレジスト
膜でマスクし、ｎ型シリコン基板１側にｐ型不
純物としてのボロンを加速電圧30keV、ドーズ
量1.5×10¹⁵cm^-2の条件でイオン注入した。この
時、開口部６，６から露出するｐ型シリコン基
板２部分には0.3μｍの浅いn⁺型拡散層が形成さ
れ、一方開口部６，６から露出するｎ型シリコ
ン基板１部分には0.3μｍの浅いp⁺型拡散層が形
成された。その後、1000℃のN₂雰囲気中で20
分間熱処理した。この時、ｐ型ウエル２側の開
口部６，６を介してｐ型ウエル２の一部と接し
たソース、ドレイン電極パターンの一構成材で
あるリンドープ多結晶シリコン膜７₃，７₅から
リンがウエル２中に拡散され、一方ｎ型シリコ
ン基板１側の開口部６，６を介してシリコン基
板１の一部と接してソース、ドレイン電極パタ
ーンの一構成材であるボロンドープ多結晶シリ
コン膜７₄，７₅からボロンがシリコン基板１中
に拡散され、更に前記イオン注入により形成さ
れた浅いn⁺型拡散層、p⁺型拡散層が活性化さ
れた。その結果、第１図ｆに示すようにｐ型ウ
エル２に開口部６，６から露出する部分の深さ
が0.3μｍ、ソース電極パターン７₃，８₃、共通
ドレイン電極パターン７₅，８₅と接する深さが
0.7mmで、ゲート電極７₁，８₁に対してセルフ
アラインとなつたn⁺型のソース１０、ドレイ
ン１１が形成されてｎチヤンネルトランジスタ
が作製された。また、同第１図ｆに示すように
ｎ型シリコン基板１に開口部６，６から露出す
る部分の深さが0.3μｍ、ソース電極パターン７
_４，８₅、共通ドレイン電極パターン７₅，８₅と
接する深さが0.7μｍで、ゲート電極７₂，８₂に
対してセルフアラインとなつたp⁺型のソース
１２、ドレイン１３が形成されてｐチヤンネル
トランジスタが作製された。

〔〕次いで全面にCVD−SiO₂膜１４を被着し
てCMOSを同一体上に備えた半導体装置を製
造した（第１図ｇ図示）。

得られた半導体装置のCMOSはチヤンネル、
ｐチヤンネルのトランジスタ側のソース１０，
１２、ドレイン１１，１３が共にゲート電極７
_１，８₁及び７₂，８₂に対してセルフアラインで
形成され、シヨートチヤンネル効果を抑制で
き、しかもソース電極パターン７₃，８₃及び７
_４，８₄、共通ドレイン電極パターン７₅，８₅と
接する部分が0.7μｍと十分深いため、ソース、
ドレインに対して各電極を低抵抗で接続でき
た。また、ゲート電極７₁，８₁及び７₂，８₂、
ソース電極パターン７₃，８₃及び７₄，８₄、ド
レイン電極パターン７₅，８₅は不純物ドープ多
結晶シリコン膜とMoSi₂膜の二重構造被膜から
なり、各チヤンネルのゲート電極７₁，８₁及び
７₂，８₂を共通接続しても多結晶シリコン膜に
対して良好にオーム性接触したMoSi₂膜により
異なる不純物がドープされた多結晶シリコン膜
内部で生成したpn接合に伴なう異常動作を解
消して正常な動作で駆動できる。更にMoSi₂膜
は酸化に対して強く低抵抗化できるため、高速
動作化が達成された。

以上詳述した如く、本発明によれば各チヤンネ
ルのシヨートチヤンネル効果が抑制されると共に
ソース、ドレインに対して良好な低抵抗で接続し
たソース、ドレイン電極パターンを有すること、
各チヤンネル側のゲート電極間を共通接続した場
合、ゲート電極として異なる不純物をドープした
多結晶シリコン膜を用いたことによるpn接合の
生成に伴なう異常動作を、高融点金属硅化物によ
る二重構造によつて解消し、アルミニウム電極等
を改めてゲート電極間を共通接続するという製造
工数の増大化、歩留りの低下を改善できること、
ゲート電極、ソース、ドレイン電極パターンの比
抵抗を低くして信号伝播速度を速できること、等
の種々の優れた特性を有し、高信頼性、高集積
化、高速動作化が達成された相補形MOSトラン
ジスタを備えた半導体装置の製造方法を提供でき
るものである。

【図面の簡単な説明】

第１図ａ〜ｇは本発明の実施例における
CMOSを備えた半導体装置の製造工程を示す断
面図、第２図は第１図ｇの平面図である。１……ｎ型シリコン基板、２……ｐ型ウエル、
３……半導体基体、４……フイールド酸化膜、６
……開口部、７……多結晶シリコン膜、８……
MoSi₂膜、７₁，８₁及び７₂，８₂……ゲート電極、
７₃，８₃及び７₄，８₄……ソース電極パターン、
７₅，８₅……共通ドレイン電極パターン、９……
ゲート酸化膜、１０，１２……ソース、１１，１
３……ドレイン、１４……CVD−SiO₂膜。

Claims

【特許請求の範囲】

１相補形MOSトランジスタを同一基体上に含
む半導体装置を製造するにあたり、ｐ型及びｎ型
導電性の領域を備えた半導体基体の各領域上に絶
縁膜を被覆する工程と、前記絶縁膜の一部を選択
的に除去して開口部を形成し、前記基体の各領域
の一部を露出せしめた後、全面に多結晶シリコン
膜を被覆する工程と、ｐ型導電性の領域上の多結
晶シリコン膜部分にｎ型の不純物を選択的にドー
ピングし、かつｎ型導電性の領域上の多結晶シリ
コン膜部分にｐ型の不純物を選択的にドーピング
する工程と、ドーピング後の多結晶シリコン膜上
に高融点金属硅化物膜を被覆する工程と、前記高
融点金属硅化物膜及び多結晶シリコン膜を選択エ
ツチングして前記開口部の一部を露出せしめ、ゲ
ート電極及び前記各領域の一部と接触したソー
ス、ドレイン電極パターンを形成する工程と、前
記開口部を拡散孔として利用し前記ｐ型及びｎ型
領域にその領域と逆導電型の不純物を導入すると
共に、前記ソース、ドレイン電極パターンの多結
晶シリコン膜中にドーピングされた不純物を前記
開口部を介して各領域中に拡散してソース及びド
レインの不純物拡散層を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。