JPS6362368A - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPS6362368A
JPS6362368A JP61208208A JP20820886A JPS6362368A JP S6362368 A JPS6362368 A JP S6362368A JP 61208208 A JP61208208 A JP 61208208A JP 20820886 A JP20820886 A JP 20820886A JP S6362368 A JPS6362368 A JP S6362368A
Authority
JP
Japan
Prior art keywords
pad
integrated circuit
circuit device
pads
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61208208A
Other languages
English (en)
Inventor
Takaharu Koba
木場　敬治
Toshiyuki Kumagai
熊谷　敏幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61208208A priority Critical patent/JPS6362368A/ja
Publication of JPS6362368A publication Critical patent/JPS6362368A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に係り、特にパッケージングの為
にワイヤボンディングを行う集積回路チップのパッドに
接続される回路ブロックが大きく、パッド数が比較的少
なくて隣り合うパッド間が広い場合の集積回路に関する
。
〔従来の技術〕
従来この種の集積回路チップでは、チップサイズを小さ
くする為に、パッドとパット°との間にパッドに接続さ
れる回路ブロックを配置している。
これを、多種類の異なった形状のパッケージに搭載する
場合には、使用が考えられる全てのリードフレームに合
った位置にパッドを配置すればよいが、既存のリードフ
レームで対応できない場合は、パッド位置の異なるチッ
プを作成するか専用のリードフレームを作成することに
なる。
〔発明が解決しようとする問題点〕
前述したように、集積回路チップを多くのパッケージに
適用する場合に於いて、パッド位置の異なるチップを作
成する場合、パッドとパッドとの間にある回路ブロック
の位置に影響を与えると全層マスクの異なる集積回路チ
ップとなる。また、リードフレームで対応する場合には
チップ毎に各パッケージで新規のものを用意しなければ
ならない。
本発明の目的は、前記欠点を解決し、既存のす−ドフレ
ームにも適合しうるようにした集積回路装置を提供する
ことにある。
〔問題点を解決するための手段〕
本発明の構成は、複数の回路ブロックとこれら回路ブロ
ックの傍に配置された複数のボンディングパッドとを備
えた集積回路装置において、前記回路ブロックと前記パ
ッドとを結ぶ配線変更によシ、前記パッドの位置が変更
できるように、少なくとも１つの予備パッドを設けたこ
とを特徴とする。
〔作用〕
本発明によれば、信号の入力用、出力用あるいは入出力
用のボンディングパッドを複数有する集積回路チップで
少なくとも１つの予備のパッドを有し、その予備のパッ
ドに配線を行うことにより、チップ上の実質的なパッド
位置を変更することができる。
特に予備のパッドがあらかじめ近くの回路ブロックに接
続されている場合は、その回路ブロックに関してはその
ままで複数のボンディングパッドを有し、その！！まも
しくは予備パッドの配線変更によシチップ上の実質的な
パッド位置を変更することができる。
〔実施例〕
次に本発明について図面を参照して詳細に説明する。
第１図乃至第３図は本発明の一実施例の集積回路装置を
示す平面図である。第１図に訃いて、本発明の一実施例
では、チップ１の下辺に近い部分が示されており、一方
波線より外側は省略している。斜線で示され部分は、回
路ブロック２乃至５を示す。斜線のない部分はボンディ
ングパラ）１０乃至１４を示す。ここで、パッド１１か
らパッド１２そしてパッド１４は、それぞれパッドの右
にある回路ブロック２．３，４．５に配線１５で接続さ
れている。パッド１３は、どの回路ブロックとも接続さ
れておらず、予備のパッドである。
ここで、第２図に示すように、パッド１２につながる配
線１５を、パッド１３側にすると、パッド位置をパッド
１２からパッド１３へ変更できる。
第２図では、さらに頑次パッド１０．１１まで　１変更
した場合、合計３つのパッド位置をずらすことができる
。また第３図では、第１図のパッド１３をパッド１４と
接続することで、パッド１４の実質的位置をパッド１３
の所まで移動して使用できる。
第４図は本発明の他の実施例の集積回路装置を示す平面
図で、初めからパッド１３はパッド１２が接続されてい
る回路ブロック４に接続されており、この回路ブロック
４に対するパッド位置は２通り選ヂできる。この場合も
配線変更により、先に説明した一実施例と同様に、複数
パッドをずらす等の使用ができる。
〔発明の効果〕
以上説明したように本発明によれば、少なくとも１つの
予備パッドを有し、そのパッドへの配線を変更可能な配
置とすることで、チップ外部との接続におけるパッド位
置をそのまま、あるいは配線変更のみで、多くのパッケ
ージ忙品種展用することが容易となる等の効果が得られ
る。
【図面の簡単な説明】
第１図は本発明の一実施例の集積回路装置を示す平面図
、第２図は第１図の実施例の使用例を示す平面図、第３
図は第１図の実施例の他の使用例を示す平面図、第４図
は本発明の他の実施例の集積回路装置を示す平面図であ
る。 １・・・・・・半導体チップ、２．３．４．５・・・・
・・回路ブロック、１０，１１，１２，１３．１４・・
・・・・ボンデインクパッド、１５・・・・・・配線。 代理人　弁理士　　内　原　　　２　　目　　　　　　
　、・ ；゛

Claims (1)

    【特許請求の範囲】
  1. 複数の回路ブロックとこれら回路ブロックの傍に配置さ
    れた複数のボンディングパッドとを備えた集積回路装置
    において、前記回路ブロックと前記パッドとを結ぶ配線
    変更により、前記パッドの位置が変更できるように、少
    なくとも１つの予備パッドを設けたことを特徴とする集
    積回路装置。
JP61208208A 1986-09-03 1986-09-03 集積回路装置 Pending JPS6362368A (ja)

Priority Applications (1)

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JP61208208A JPS6362368A (ja) 1986-09-03 1986-09-03 集積回路装置

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JP61208208A JPS6362368A (ja) 1986-09-03 1986-09-03 集積回路装置

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Publication Number Publication Date
JPS6362368A true JPS6362368A (ja) 1988-03-18

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ID=16552460

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Application Number Title Priority Date Filing Date
JP61208208A Pending JPS6362368A (ja) 1986-09-03 1986-09-03 集積回路装置

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JP (1) JPS6362368A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400032B1 (ko) * 2001-02-07 2003-09-29 삼성전자주식회사 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
US8264090B2 (en) * 2008-04-30 2012-09-11 Renesas Electronics Corporation Semiconductor device including offset bonding pad and inspection method therefor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400032B1 (ko) * 2001-02-07 2003-09-29 삼성전자주식회사 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
US8264090B2 (en) * 2008-04-30 2012-09-11 Renesas Electronics Corporation Semiconductor device including offset bonding pad and inspection method therefor
US8334201B2 (en) 2008-04-30 2012-12-18 Renesas Electronics Corporation Semiconductor device and inspection method therefor

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