JPS6363932B2 - - Google Patents
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- Publication number
- JPS6363932B2 JPS6363932B2 JP57229704A JP22970482A JPS6363932B2 JP S6363932 B2 JPS6363932 B2 JP S6363932B2 JP 57229704 A JP57229704 A JP 57229704A JP 22970482 A JP22970482 A JP 22970482A JP S6363932 B2 JPS6363932 B2 JP S6363932B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- output
- access
- time
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マイクロプロセツサ（以下CPUと
略す）システムにおけるプログラムの暴走を監視
するための、CPU暴走監視方式に関するもので
ある。
略す）システムにおけるプログラムの暴走を監視
するための、CPU暴走監視方式に関するもので
ある。
従来技術と問題点
CPU、リードオンリーメモリ、ランダムアク
セスメモリ、入出力（Ｉ／Ｏ）ポート等からなる
CPUシステムにおいて、CPUがプログラムを実
行中に暴走した場合には、暴走したことによつて
発生するアドレスやデータによる、本来の目的以
外のアクセスによつてＩ／Ｏポートの内容やデー
タの内容が乱されるため、以後正しい処理を行う
ことができなくなる。このためCPUシステムに
おいてはプログラムの暴走を監視して、暴走が生
じた場合は直ちにCPUの動作を停止する方法が
取られている。
セスメモリ、入出力（Ｉ／Ｏ）ポート等からなる
CPUシステムにおいて、CPUがプログラムを実
行中に暴走した場合には、暴走したことによつて
発生するアドレスやデータによる、本来の目的以
外のアクセスによつてＩ／Ｏポートの内容やデー
タの内容が乱されるため、以後正しい処理を行う
ことができなくなる。このためCPUシステムに
おいてはプログラムの暴走を監視して、暴走が生
じた場合は直ちにCPUの動作を停止する方法が
取られている。
このような暴走検出の方法の一つとして、ウオ
ツチドツグタイマ（以下WDTと略す）回路が従
来から用いられている。CPUには通常周期的に
割込みがかけられており、この割込みに対する応
答としてCPUからアクセスが行われるが、WDT
回路は周期割込みに対する応答としての、CPU
からのアクセスのインターバル時間の異常を検出
するものであり、CPUのアクセスインターバル
がある設定時間の上限より長かつた場合や、逆に
ある設定時間の下限より短かかつた場合に、異常
検出信号を出力するものである。
ツチドツグタイマ（以下WDTと略す）回路が従
来から用いられている。CPUには通常周期的に
割込みがかけられており、この割込みに対する応
答としてCPUからアクセスが行われるが、WDT
回路は周期割込みに対する応答としての、CPU
からのアクセスのインターバル時間の異常を検出
するものであり、CPUのアクセスインターバル
がある設定時間の上限より長かつた場合や、逆に
ある設定時間の下限より短かかつた場合に、異常
検出信号を出力するものである。
WDT回路において、上述のごとき異常検出時
間を設定するための手段としては、従来一般にモ
ノステーブルマルチバイブレータを用いて構成し
たタイマ回路が使用されている。しかしながらモ
ノステーブルマルチバイブレータはノイズによつ
て誤動作を生じやすく、また動作時間を決定する
ためにＣ，Ｒからなる時定数回路を使用するため
設定時間に誤差が生じやすく、従つてＣ，Ｒの調
整が必要となり製作に手間がかかる。このように
従来のWDT回路は、モノステーブルマルチバイ
ブレータにより構成されているため、対ノイズ性
と時定数の誤差に問題があつた。
間を設定するための手段としては、従来一般にモ
ノステーブルマルチバイブレータを用いて構成し
たタイマ回路が使用されている。しかしながらモ
ノステーブルマルチバイブレータはノイズによつ
て誤動作を生じやすく、また動作時間を決定する
ためにＣ，Ｒからなる時定数回路を使用するため
設定時間に誤差が生じやすく、従つてＣ，Ｒの調
整が必要となり製作に手間がかかる。このように
従来のWDT回路は、モノステーブルマルチバイ
ブレータにより構成されているため、対ノイズ性
と時定数の誤差に問題があつた。
発明の目的
本発明はこのような従来技術の問題点を解決し
ようとするものであつて、その目的は、WDT回
路において対ノイズ性および設定時間の誤差の問
題が生じない方式を提供することにある。
ようとするものであつて、その目的は、WDT回
路において対ノイズ性および設定時間の誤差の問
題が生じない方式を提供することにある。
発明の構成
本発明のCPU暴走監視方式は、周期割込みに
対するCPUの応答のインターバル時間の良否を
判定して異常検出を行う手段として、カウンタと
リードオンリーメモリ（以下ROMと略す）を用
いてその検出を行うようにしたものであり、この
際CPUから設定可能なレジスタによつてROMの
上位アドレスを切替えて出力データを選択するこ
とによつて、検出設定時間の範囲を選択するとと
もに検出、非検出等の選択を行うことを可能にし
たものである。
対するCPUの応答のインターバル時間の良否を
判定して異常検出を行う手段として、カウンタと
リードオンリーメモリ（以下ROMと略す）を用
いてその検出を行うようにしたものであり、この
際CPUから設定可能なレジスタによつてROMの
上位アドレスを切替えて出力データを選択するこ
とによつて、検出設定時間の範囲を選択するとと
もに検出、非検出等の選択を行うことを可能にし
たものである。
発明の実施例
第１図は本発明のCPU暴走監視方式の一実施
例の構成を示している。同図において１はCPU、
２はCPU１のデータバス、３はカウンタであつ
て一定周期のクロツクを端子CKに受けてこれを
計数する。４はフリツプフロツプであつて、デー
タバス２の内容Do…DmをCPU１から出力され
るアクセスパルスＢをクロツク端子CKに入力さ
れることによつてラツチして、符号化した出力
Qo…Qmを発生する。５はROMであつてカウン
タ３の出力を下位アドレスに、フリツプフロツプ
４の出力Qo…Qmを上位アドレスに入力されて、
これらのアドレスAo…Amに応じて出力データ
D1，D2を発生する。出力D1はアクセスインター
バル時間の下限側の異常検出範囲において論理
“１”が出力するように書込まれており、出力D2
はアクセスインターバル時間の上限側の異常検出
範囲において論理“１”が出力するように書込ま
れている。６はアンドゲートであつて、ROM５
のD1出力とCPU１から出力されるアクセスパル
スＡとの論理積の出力を発生する。７はオアゲー
トであつて、ROM５のD2出力とアンドゲート６
の出力との論理和の出力を発生する。８はクリア
パルス発生回路であつて、インバータＩ、抵抗Ｒ
およびコンデンサＣからなる微分回路とナンドゲ
ートＧとからなり、アクセスパルスＡの後縁によ
つてパルスを発生してカウンタ３のクリア端子
CLRにクリアパルスとして入力することによつ
て、これをクリアする。
例の構成を示している。同図において１はCPU、
２はCPU１のデータバス、３はカウンタであつ
て一定周期のクロツクを端子CKに受けてこれを
計数する。４はフリツプフロツプであつて、デー
タバス２の内容Do…DmをCPU１から出力され
るアクセスパルスＢをクロツク端子CKに入力さ
れることによつてラツチして、符号化した出力
Qo…Qmを発生する。５はROMであつてカウン
タ３の出力を下位アドレスに、フリツプフロツプ
４の出力Qo…Qmを上位アドレスに入力されて、
これらのアドレスAo…Amに応じて出力データ
D1，D2を発生する。出力D1はアクセスインター
バル時間の下限側の異常検出範囲において論理
“１”が出力するように書込まれており、出力D2
はアクセスインターバル時間の上限側の異常検出
範囲において論理“１”が出力するように書込ま
れている。６はアンドゲートであつて、ROM５
のD1出力とCPU１から出力されるアクセスパル
スＡとの論理積の出力を発生する。７はオアゲー
トであつて、ROM５のD2出力とアンドゲート６
の出力との論理和の出力を発生する。８はクリア
パルス発生回路であつて、インバータＩ、抵抗Ｒ
およびコンデンサＣからなる微分回路とナンドゲ
ートＧとからなり、アクセスパルスＡの後縁によ
つてパルスを発生してカウンタ３のクリア端子
CLRにクリアパルスとして入力することによつ
て、これをクリアする。
第２図は第１図に示された実施例における
ROMの上位アドレスおよび下位アドレスに対応
する出力D1，D2の一例を示している。
ROMの上位アドレスおよび下位アドレスに対応
する出力D1，D2の一例を示している。
以下両図に基づいて本発明のCPU暴走監視方
式の動作を説明する。CPU１は予め動作モード
を選択してデータバス２に切替信号を出力し、こ
の出力信号は割込み信号IRQに応じてCPU１か
らアクセスごとに出力されるアクセスパルスＢに
よつてフリツプフロツプ４にラツチされて、
ROM５にその上位アドレスとして入力される。
例えば動作モード“STOP”、“High”、“Low”
および“TST”に対応してROM５に入力される
上位アドレスは第２図に示すごとく“00”、“01”、
“10”および“11”である。
式の動作を説明する。CPU１は予め動作モード
を選択してデータバス２に切替信号を出力し、こ
の出力信号は割込み信号IRQに応じてCPU１か
らアクセスごとに出力されるアクセスパルスＢに
よつてフリツプフロツプ４にラツチされて、
ROM５にその上位アドレスとして入力される。
例えば動作モード“STOP”、“High”、“Low”
および“TST”に対応してROM５に入力される
上位アドレスは第２図に示すごとく“00”、“01”、
“10”および“11”である。
またCPUがプログラムを実行中においては
CPUには周期的な割込みが起動しており、CPU
はこの割込みルーチン内でアクセスパルスＡが発
生するアドレスにアクセスする。前回のアクセス
におけるアクセスパルスＡの後縁で、クリアパル
ス回路８のクリアパルス出力によりカウンタ３は
クリアされていて、現在のアクセスの時点では前
回のアクセスと今回のアクセス間におけるクロツ
クの計数値が、下位アドレスｎとしてROM５に
入力されている。
CPUには周期的な割込みが起動しており、CPU
はこの割込みルーチン内でアクセスパルスＡが発
生するアドレスにアクセスする。前回のアクセス
におけるアクセスパルスＡの後縁で、クリアパル
ス回路８のクリアパルス出力によりカウンタ３は
クリアされていて、現在のアクセスの時点では前
回のアクセスと今回のアクセス間におけるクロツ
クの計数値が、下位アドレスｎとしてROM５に
入力されている。
このようにして選択された上位アドレスに対応
して、下位アドレスｎに応じて出力されるROM
５から出力されるデータD1，D2によつて第２図
に示すごときパターンが選択され、これによつて
アクセスインターバル時間の異常検出を行う。す
なわちデータD1が“１”の状態でアクセスパル
スＡが出力されたときは、今回のアクセスが早す
ぎたのであつて下限側異常として、データD2が
出力されたことは今回のアクセスのタイムオーバ
であつて上限側異常として判定されたものであ
り、オアゲート７は両者の場合の論理和をとつて
異常検出信号として出力する。CPU１のアクセ
スが行われた後、すなわちアクセスパルスＡの後
縁でカウンタ３はクリアされて、次の計数を開始
する。
して、下位アドレスｎに応じて出力されるROM
５から出力されるデータD1，D2によつて第２図
に示すごときパターンが選択され、これによつて
アクセスインターバル時間の異常検出を行う。す
なわちデータD1が“１”の状態でアクセスパル
スＡが出力されたときは、今回のアクセスが早す
ぎたのであつて下限側異常として、データD2が
出力されたことは今回のアクセスのタイムオーバ
であつて上限側異常として判定されたものであ
り、オアゲート７は両者の場合の論理和をとつて
異常検出信号として出力する。CPU１のアクセ
スが行われた後、すなわちアクセスパルスＡの後
縁でカウンタ３はクリアされて、次の計数を開始
する。
このようなアクセスインターバル時間の上下限
異常検出範囲は、モード“High”と“Low”と
によつて２種類の時間に切替えることができるよ
うになつている。なお第２図においてモード
“STOP”は暴走非検出時または停止時に対応し、
またモード“TST”は検出回路等の試験用とし
て設けられている。
異常検出範囲は、モード“High”と“Low”と
によつて２種類の時間に切替えることができるよ
うになつている。なお第２図においてモード
“STOP”は暴走非検出時または停止時に対応し、
またモード“TST”は検出回路等の試験用とし
て設けられている。
発明の効果
以上説明したように本発明のCPU暴走監視方
式によれば、周期的割込みに対するCPUのアク
セスインターバル時間の異常検出にカウンタと
ROMとを用いて異常検出時間の範囲を設定する
ようにしたので、対ノイズ性、時間設定のための
回路調整等の問題を解消できるとともに、ROM
に予め何種類かのデータを書込んでおいてCPU
からフリツプフロツプを介してROMのアドレス
を設定して切替えを行うことにより、異常検出時
間範囲を切替ることができるようになり、また監
視動作の停止や試験状態の設定等の各種動作モー
ドの切替えを行うこともできるうになつた。さら
に異常検出時間範囲を変更する必要がある場合に
も、従来の回路のようにモノステーブルマルチバ
イブレータのＣ，Ｒの調整は不要であつて、
ROMのアドレス変更またはROMの交換のみに
よつて対応できるので有利である。
式によれば、周期的割込みに対するCPUのアク
セスインターバル時間の異常検出にカウンタと
ROMとを用いて異常検出時間の範囲を設定する
ようにしたので、対ノイズ性、時間設定のための
回路調整等の問題を解消できるとともに、ROM
に予め何種類かのデータを書込んでおいてCPU
からフリツプフロツプを介してROMのアドレス
を設定して切替えを行うことにより、異常検出時
間範囲を切替ることができるようになり、また監
視動作の停止や試験状態の設定等の各種動作モー
ドの切替えを行うこともできるうになつた。さら
に異常検出時間範囲を変更する必要がある場合に
も、従来の回路のようにモノステーブルマルチバ
イブレータのＣ，Ｒの調整は不要であつて、
ROMのアドレス変更またはROMの交換のみに
よつて対応できるので有利である。
第１図は本発明のCPU暴走監視方式の一実施
例の構成を示すブロツク図、第２図は第１図の実
施例における出力D1，D2を示す説明図である。 １……マイクロプロセツサ（CPU）、２……デ
ータバス、３……カウンタ、４……フリツプフロ
ツプ、５……リードオンリーメモリ（ROM）、
６……アンドゲート、７……オアゲート、８……
クリアパルス発生回路。
例の構成を示すブロツク図、第２図は第１図の実
施例における出力D1，D2を示す説明図である。 １……マイクロプロセツサ（CPU）、２……デ
ータバス、３……カウンタ、４……フリツプフロ
ツプ、５……リードオンリーメモリ（ROM）、
６……アンドゲート、７……オアゲート、８……
クリアパルス発生回路。
Claims (1)
- １ 周期的割込みに対する応答としてアクセス動
作を行うマイクロプロセツサ（以下CPUという）
における該アクセス時間のインターバル時間の異
常を検出することによつてプログラムの暴走を監
視する方式において、アクセスごとにCPUの指
示を読込んで符号化して出力する記憶回路と、
CPUのアクセスごとにクリアされて一定周期の
クロツクを計数するカウンタと、前記記憶回路の
出力を上位アドレスに前記カウンタの出力を下位
アドレスに入力されて設定時間の下限および上限
を示す信号を出力するリードオンリーメモリとを
具え、CPUのアクセス信号が前記設定時間の下
限以前または上限以後に発生したとき異常検出信
号を発生することを特徴とするCPU暴走監視方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229704A JPS59121555A (ja) | 1982-12-28 | 1982-12-28 | Ｃｐｕ暴走監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229704A JPS59121555A (ja) | 1982-12-28 | 1982-12-28 | Ｃｐｕ暴走監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121555A JPS59121555A (ja) | 1984-07-13 |
| JPS6363932B2 true JPS6363932B2 (ja) | 1988-12-09 |
Family
ID=16896385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229704A Granted JPS59121555A (ja) | 1982-12-28 | 1982-12-28 | Ｃｐｕ暴走監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121555A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233613A (en) * | 1988-03-29 | 1993-08-03 | Advanced Micro Devices, Inc. | Reliable watchdog timer |
-
1982
- 1982-12-28 JP JP57229704A patent/JPS59121555A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121555A (ja) | 1984-07-13 |
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