JPS6364130U - - Google Patents
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- Publication number
- JPS6364130U JPS6364130U JP15771486U JP15771486U JPS6364130U JP S6364130 U JPS6364130 U JP S6364130U JP 15771486 U JP15771486 U JP 15771486U JP 15771486 U JP15771486 U JP 15771486U JP S6364130 U JPS6364130 U JP S6364130U
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- JP
- Japan
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- fet
- voltage
- output
- circuit
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
第１図は本考案の一実施例の回路図である。
１……位相比較器、２……基準周波数発振器、
３……可変分周器、４……ＦＥＴ、５……トラン
ジスタ、６……ソース抵抗、７……電圧制御発振
器（複数）、８……発振出力、９……ＦＥＴ、１
０……抵抗、１１……可変電圧源、１２……ＦＥ
Ｔ、１３……可変電圧源。
３……可変分周器、４……ＦＥＴ、５……トラン
ジスタ、６……ソース抵抗、７……電圧制御発振
器（複数）、８……発振出力、９……ＦＥＴ、１
０……抵抗、１１……可変電圧源、１２……ＦＥ
Ｔ、１３……可変電圧源。
Claims (1)
- ソースホロワの第１のＦＥＴと、このＦＥＴの
ソースにベースを接続したエミツタ接地のトラン
ジスタで構成されるループ・フイルタと、複数の
電圧制御発振器の一つを選択してその入力端を前
記ループ・フイルタの出力端に接続する発振手段
と、この発振手段の発振出力を分周する可変分周
器と、この可変分周器の出力の基準周波数発振器
の発振出力と比較する位相比較器とを具備するＰ
ＬＬ回路において、さらに、前記第１のＦＥＴの
ソース抵抗と直列に接続した第２のＦＥＴとによ
る分圧回路と、このＦＥＴゲート電圧を制御する
可変電圧源と位相比較器の出力を第３のＦＥＴと
抵抗の直列回路により分圧して前記ループ・フイ
ルタの入力とする分圧回路と、このＦＥＴのゲー
ト電圧を制御する可変電圧源を具備することを特
徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15771486U JPS6364130U (ja) | 1986-10-14 | 1986-10-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15771486U JPS6364130U (ja) | 1986-10-14 | 1986-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364130U true JPS6364130U (ja) | 1988-04-27 |
Family
ID=31080519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15771486U Pending JPS6364130U (ja) | 1986-10-14 | 1986-10-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364130U (ja) |
-
1986
- 1986-10-14 JP JP15771486U patent/JPS6364130U/ja active Pending