JPS6364891B2 - - Google Patents
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- JPS6364891B2 JPS6364891B2 JP57166117A JP16611782A JPS6364891B2 JP S6364891 B2 JPS6364891 B2 JP S6364891B2 JP 57166117 A JP57166117 A JP 57166117A JP 16611782 A JP16611782 A JP 16611782A JP S6364891 B2 JPS6364891 B2 JP S6364891B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- carrier
- gate
- projected range
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法、特に半導体に
導電性領域をマスクによる選択的イオン注入によ
つて形成する製造方法の改良に関する。
導電性領域をマスクによる選択的イオン注入によ
つて形成する製造方法の改良に関する。
(b) 技術の背景
情報処理装置の能力及びコストパフオーマンス
の一層の向上はこれに使用される半導体装置にか
かつていると目され、論理演算装置の高速化，低
消費電力化及び記憶装置の大容量化が強力に推進
されている。
の一層の向上はこれに使用される半導体装置にか
かつていると目され、論理演算装置の高速化，低
消費電力化及び記憶装置の大容量化が強力に推進
されている。
現在は概ねシリコン（Si）半導体装置が実用化
されているが、Si半導体装置の高速化は、低電界
でのキヤリアの移動度や強電界での飽和ドリフト
速度などのSiの物性により制約されるために、Si
による超大規模集積回路装置の開発と並行して、
Siの代りにガリウム・砒素（GaAs）やその他の
化合物半導体を使用して、Siでは到達し得ない高
速性、低消費電力性を具えたすぐれた半導体装置
を実現する努力が進められている。
されているが、Si半導体装置の高速化は、低電界
でのキヤリアの移動度や強電界での飽和ドリフト
速度などのSiの物性により制約されるために、Si
による超大規模集積回路装置の開発と並行して、
Siの代りにガリウム・砒素（GaAs）やその他の
化合物半導体を使用して、Siでは到達し得ない高
速性、低消費電力性を具えたすぐれた半導体装置
を実現する努力が進められている。
化合物半導体においては少数キヤリアの寿命が
短いことなどの理由によつて、現在主として電界
効果トランジスタ（以下FETと略称する）が開
発の対称とされているが、特に半絶縁性の化合物
半導体を基板に用いることによつて対地容量を小
さくすることができる利点を活用して、シヨツト
キーゲートFETまたは接合ゲートFETが主力と
なつている。
短いことなどの理由によつて、現在主として電界
効果トランジスタ（以下FETと略称する）が開
発の対称とされているが、特に半絶縁性の化合物
半導体を基板に用いることによつて対地容量を小
さくすることができる利点を活用して、シヨツト
キーゲートFETまたは接合ゲートFETが主力と
なつている。
(c) 従来技術と問題点
電界効果トランジスタ（FET）においては、
ゲート長を短縮することによつて高速化、低消費
電力化を進め、かつ、製造プロセスの合理化のた
めに、ゲート電極をマスクの一部としてソース及
びドレイン領域形成のための不純物のイオン注入
を行なうセルフアライン（Self align）法の効果
が極めて大きい。
ゲート長を短縮することによつて高速化、低消費
電力化を進め、かつ、製造プロセスの合理化のた
めに、ゲート電極をマスクの一部としてソース及
びドレイン領域形成のための不純物のイオン注入
を行なうセルフアライン（Self align）法の効果
が極めて大きい。
GaAsシヨツトキーゲートFETをセルフアライ
ン法によつて実現する製造方法としては、例えば
本発明者が特願昭55−189544号によつて提供した
以下に実施例によつて説明する製造方法がある。
ン法によつて実現する製造方法としては、例えば
本発明者が特願昭55−189544号によつて提供した
以下に実施例によつて説明する製造方法がある。
第１図ａ乃至ｄは該発明の実施例の主要工程に
おける断面図を示す。
おける断面図を示す。
第１図参参照
GaAs半絶縁性基板１に厚さ例えば600〔nm〕
の二酸化シリコン（SiO2）膜２を形成し、これ
を通常の技法でパターニングして窓２ａを形成す
る。
の二酸化シリコン（SiO2）膜２を形成し、これ
を通常の技法でパターニングして窓２ａを形成す
る。
前記SiO2膜２をマスクとして、例えばシリコ
ン（Si）を、エネルギー59〔KeV〕，ドーズ量１
×1012〔cm-2〕程度にイオン注入する。３はSiイ
オン注入領域を示す。
ン（Si）を、エネルギー59〔KeV〕，ドーズ量１
×1012〔cm-2〕程度にイオン注入する。３はSiイ
オン注入領域を示す。
第１図ｂ参照
SiO2膜２を除去して改めて厚さ例えば100
〔nm〕程度のSiO2膜（図に表示されない）を形
成し、例えば温度850〔℃〕、時間15分程度の熱処
理を行なつてSiを活性化し、ｎ型領域４を形成す
る。熱処理終了後前記SiO2膜を除去する。
〔nm〕程度のSiO2膜（図に表示されない）を形
成し、例えば温度850〔℃〕、時間15分程度の熱処
理を行なつてSiを活性化し、ｎ型領域４を形成す
る。熱処理終了後前記SiO2膜を除去する。
次いで、高融点金属の硅化物例えばチタン・タ
ングステン・シリサイド（Ti0.3W0.7Si2）合金を
スパツタ法によつて被着して、厚さ例えば600
〔nm〕の皮膜を形成し、これを４弗化炭素
（CF4）に酸素（O2）を混合してエツチヤントと
するドライ・エツチング法によつてパターニング
してゲート電極５を形成する。
ングステン・シリサイド（Ti0.3W0.7Si2）合金を
スパツタ法によつて被着して、厚さ例えば600
〔nm〕の皮膜を形成し、これを４弗化炭素
（CF4）に酸素（O2）を混合してエツチヤントと
するドライ・エツチング法によつてパターニング
してゲート電極５を形成する。
第１図ｃ参照
SiO2膜６を形成しこれをパターニングして窓
６ａを形成してｎ型領域４を表出させる。
６ａを形成してｎ型領域４を表出させる。
次いでゲート電極５及びSiO2膜６をマスクと
して、例えばSiをエネルギー175〔KeV〕、ドーズ
量1.7×1013〔cm-2〕程度にイオン注入する。７及
び８はSiイオン注入領域を示す。
して、例えばSiをエネルギー175〔KeV〕、ドーズ
量1.7×1013〔cm-2〕程度にイオン注入する。７及
び８はSiイオン注入領域を示す。
第１図ｄ参照
SiO2膜６を除去して改めてSiO2膜（図に表示
されない）を形成し、例えば温度800〔℃〕時間15
分程度の熱処理を行なつてSiを活性化し、n+型領
域９及び１０を形成する。熱処理終了後前記
SiO2膜を除去する。
されない）を形成し、例えば温度800〔℃〕時間15
分程度の熱処理を行なつてSiを活性化し、n+型領
域９及び１０を形成する。熱処理終了後前記
SiO2膜を除去する。
次いで通常の技法により例えば金・ゲルマニウ
ム／金（AuGe／Au）をもつて、n+型領域９及
び１０にそれぞれオーミツク接触するソース（又
はドレイン）電極１１及びドレイン（又はソー
ス）電極１２を形成する。以上の如くにして
GaAsシヨツトキーゲートFET素子が完成する。
ム／金（AuGe／Au）をもつて、n+型領域９及
び１０にそれぞれオーミツク接触するソース（又
はドレイン）電極１１及びドレイン（又はソー
ス）電極１２を形成する。以上の如くにして
GaAsシヨツトキーゲートFET素子が完成する。
しかしながら以上の製造方法のセルフアライン
法による不純物イオン注入に関して以下に説明す
る問題点がある。
法による不純物イオン注入に関して以下に説明す
る問題点がある。
すなわち周知の如く、半導体基板に注入された
イオンは基板の格子原子と衝突してジグザグの経
路をたどり、次第にエネルギーを失つて停止す
る。この衝突によつて散乱される結果、注入され
たイオンは実際には第１図ｃの７，８の如くマス
クの開口部分のみに分布するものではなく、第２
図に７′及び８′として示す如くマスクとしたゲー
ト電極５等に被覆された領域にも分布する。
イオンは基板の格子原子と衝突してジグザグの経
路をたどり、次第にエネルギーを失つて停止す
る。この衝突によつて散乱される結果、注入され
たイオンは実際には第１図ｃの７，８の如くマス
クの開口部分のみに分布するものではなく、第２
図に７′及び８′として示す如くマスクとしたゲー
ト電極５等に被覆された領域にも分布する。
このゲート電極５下に分布する不純物によつて
前記熱処理にn+型領域はゲート電極５の下にも
形成されて、実効ゲート長、閾値電圧或いは伝達
コンダクタンスを変化させ、半導体装置の設計
性、再現性に対する障害要因となつている。
前記熱処理にn+型領域はゲート電極５の下にも
形成されて、実効ゲート長、閾値電圧或いは伝達
コンダクタンスを変化させ、半導体装置の設計
性、再現性に対する障害要因となつている。
(d) 発明の目的
本発明は、前記セルフアライン法によるFET
のソース及びドレイン領域の形成など、半導体基
体上に選択的に皮膜を配設し、該皮膜をマスクと
して半導体基体に不純物のイオン注入を行なうに
際して、マスクに被覆された領域下への注入不純
物の効果を抑制する半導体装置の製造方法を提供
することを目的とする。
のソース及びドレイン領域の形成など、半導体基
体上に選択的に皮膜を配設し、該皮膜をマスクと
して半導体基体に不純物のイオン注入を行なうに
際して、マスクに被覆された領域下への注入不純
物の効果を抑制する半導体装置の製造方法を提供
することを目的とする。
(e) 発明の構成
本発明の前記目的は、化合物半導体基板の表面
に、イオン注入のためのマスクを形成する工程
と、 該マスクを用いて、該化合物半導体基板内にて
キヤリアを生ずる少なくとも一種の元素をイオン
注入し、該基板の表面に平行な方向においては、
該マスクの開口端部よりマスク下部に向かう位置
に、また該基板の表面に垂直な方向においては、
注入エネルギで定まる平均射影飛程の深さを以
て、注入領域を形成する工程と、 前記マスクを再度利用し、平均射影飛程Rpに
対する標準偏差ΔRの比、ΔR／Rpが前記キヤリ
アを発生する元素に比して大きく、且つ該キヤリ
アを捕獲する準位を有する少なくとも一種の元素
を、前記キヤリアを発生する元素の平均射影飛程
と同じ平均射影飛程となる注入エネルギ、且つ前
記マスクの開口部下の該平均射影飛程の位置では
前記キヤリアの濃度より小さい濃度となり、所定
の基板内部位置より深い位置では前記キヤリアの
濃度より大きい濃度となる注入量にてイオン注入
する工程と、 上記のイオン注入後、イオン注入元素の活性化
のための熱処理を施す工程とを有する方法により
達成される。
に、イオン注入のためのマスクを形成する工程
と、 該マスクを用いて、該化合物半導体基板内にて
キヤリアを生ずる少なくとも一種の元素をイオン
注入し、該基板の表面に平行な方向においては、
該マスクの開口端部よりマスク下部に向かう位置
に、また該基板の表面に垂直な方向においては、
注入エネルギで定まる平均射影飛程の深さを以
て、注入領域を形成する工程と、 前記マスクを再度利用し、平均射影飛程Rpに
対する標準偏差ΔRの比、ΔR／Rpが前記キヤリ
アを発生する元素に比して大きく、且つ該キヤリ
アを捕獲する準位を有する少なくとも一種の元素
を、前記キヤリアを発生する元素の平均射影飛程
と同じ平均射影飛程となる注入エネルギ、且つ前
記マスクの開口部下の該平均射影飛程の位置では
前記キヤリアの濃度より小さい濃度となり、所定
の基板内部位置より深い位置では前記キヤリアの
濃度より大きい濃度となる注入量にてイオン注入
する工程と、 上記のイオン注入後、イオン注入元素の活性化
のための熱処理を施す工程とを有する方法により
達成される。
本発明の要旨を第３図ａ乃至ｅを参照して説明
する。
する。
半導体基板に注入されたイオンは先に述べた如
く格子原子と衝突を繰り返してジグザグの経路を
通つて停止する。実用的には入射点より停止点ま
でを直線で結び、これを入射点よりの垂線に射影
した値、つまり基板表面からの深さをもつてこれ
を表わし、この距離を射影飛程Ｒと呼ぶ。
く格子原子と衝突を繰り返してジグザグの経路を
通つて停止する。実用的には入射点より停止点ま
でを直線で結び、これを入射点よりの垂線に射影
した値、つまり基板表面からの深さをもつてこれ
を表わし、この距離を射影飛程Ｒと呼ぶ。
この射影飛程Ｒは統計的な変動幅をもつて分布
するために、注入されたイオンは半導体基板内で
正規分布をすると考えられる。いま第３図ａに示
す如く、基板表面に原点を置き基板内部方向にｘ
軸をとり、注入のドーズ量をＱ、平均射影飛程を
Rp、射影飛程の標準偏差をΔRとすると、注入さ
れたイオンの密度分布Ｎ（ｘ）は次式(1)で表わさ
れる。
するために、注入されたイオンは半導体基板内で
正規分布をすると考えられる。いま第３図ａに示
す如く、基板表面に原点を置き基板内部方向にｘ
軸をとり、注入のドーズ量をＱ、平均射影飛程を
Rp、射影飛程の標準偏差をΔRとすると、注入さ
れたイオンの密度分布Ｎ（ｘ）は次式(1)で表わさ
れる。
ただし、Npは最大密度を表わし
である。第３図ｂは密度分布Ｎは（ｘ）を示す図
表である。
表である。
以上説明した密度分布Ｎ（ｘ）は半導体基板上
にマスクを設けないでイオン注入を行つた場合で
あるが、第３図ｃに示す如く半導体基板１上のｙ
≧０なる領域をマスク２で被覆するならば、ｙ＝
０なるｘ軸上においてはマスク２を設けない場合
に到達するイオンの1/2が阻止されるために、例
えばｘ＝Rp，ｙ＝０なる位置の密度はNp／２と
なる。またｙ＞０なるマスクで被覆された半導体
領域においてはイオンの密度分布はｙ軸方向にも
正規分布すると考えられ、例えばｘ＝Rpなる直
線上のｙ≧０なる領域においてはイオンの密度分
布Ｎ（ｙ）は、標準偏差ΔRに方向性がないと見
做して Ｎ（ｙ）＝Np／２eXp〔−y2／２（ΔR）2〕(2) と表わすことができる。ｘ＝Rp以外のｙ≧０な
る領域においても同様に分布する。第３図ｄの実
線Ａは密度分布の一例を示す図表である。
にマスクを設けないでイオン注入を行つた場合で
あるが、第３図ｃに示す如く半導体基板１上のｙ
≧０なる領域をマスク２で被覆するならば、ｙ＝
０なるｘ軸上においてはマスク２を設けない場合
に到達するイオンの1/2が阻止されるために、例
えばｘ＝Rp，ｙ＝０なる位置の密度はNp／２と
なる。またｙ＞０なるマスクで被覆された半導体
領域においてはイオンの密度分布はｙ軸方向にも
正規分布すると考えられ、例えばｘ＝Rpなる直
線上のｙ≧０なる領域においてはイオンの密度分
布Ｎ（ｙ）は、標準偏差ΔRに方向性がないと見
做して Ｎ（ｙ）＝Np／２eXp〔−y2／２（ΔR）2〕(2) と表わすことができる。ｘ＝Rp以外のｙ≧０な
る領域においても同様に分布する。第３図ｄの実
線Ａは密度分布の一例を示す図表である。
先に説明した障害の要因であるゲート電極等の
マスクに被覆された半導体領域内の不純物の分布
が第３図ｄの実線Ａで表わされるとき、該不純物
によつて形成されるキヤリア例えば電子を捕獲す
る準位を、例えば第３図ｄの破線Ｂで表わす如く
分散すなわち平均射影飛程Rpに対する標準偏差
ΔRの比ΔR／RpがＡより大きい元素のイオン注
入によつて形成するならば、熱処理によつて形成
されるキヤリアの分布は、キヤリアを形成する不
純物元素の分布とキヤリアの捕獲準位を形成する
元素の分布との差であつて、第３図ｅに示す如
く、ｙ＞０方向の分布が鋭く抑制される。
マスクに被覆された半導体領域内の不純物の分布
が第３図ｄの実線Ａで表わされるとき、該不純物
によつて形成されるキヤリア例えば電子を捕獲す
る準位を、例えば第３図ｄの破線Ｂで表わす如く
分散すなわち平均射影飛程Rpに対する標準偏差
ΔRの比ΔR／RpがＡより大きい元素のイオン注
入によつて形成するならば、熱処理によつて形成
されるキヤリアの分布は、キヤリアを形成する不
純物元素の分布とキヤリアの捕獲準位を形成する
元素の分布との差であつて、第３図ｅに示す如
く、ｙ＞０方向の分布が鋭く抑制される。
(f) 発明の実施例
以下本発明を先に説明したGaAsシヨツトキー
ゲートFETに係る実施例によつて具体的に説明
する。
ゲートFETに係る実施例によつて具体的に説明
する。
第４図ａ乃至ｅは本実施例の主要工程における
断面図を示す。
断面図を示す。
第４図ａ及びｂ参照
第４図ａ及びｂに示す製造工程は先に説明した
第１図ａ及びｂと同一であつて、その製造方法は
前記従来例と同様である。
第１図ａ及びｂと同一であつて、その製造方法は
前記従来例と同様である。
第４図ｃ参照
前記従来例と同様に、チタン・タングステン・
シリサイド等の高融点金属硅化物からなるゲート
電極１５及びSiO2膜１６をマスクとして、例え
ばシリコン（Si）をエネルギー175〔KeV〕、ドー
ズ量1.7×1013〔cm-2〕程度にイオン注入する。Si+
イオン注入領域１７及び１８の一部はゲート電極
１５及びSiO2膜１６の下に及んでいる。
シリサイド等の高融点金属硅化物からなるゲート
電極１５及びSiO2膜１６をマスクとして、例え
ばシリコン（Si）をエネルギー175〔KeV〕、ドー
ズ量1.7×1013〔cm-2〕程度にイオン注入する。Si+
イオン注入領域１７及び１８の一部はゲート電極
１５及びSiO2膜１６の下に及んでいる。
第４図ｄ参照
続いて例えば酸素（Ｏ）を、エネルギー98
〔KeV〕、ドーズ量3.7×1013〔cm-2〕程度にイオン
注入する。O+イオン注入領域１９及び２０はSi
イオン注入領域１７及び１８より広くゲート電極
１５及びSiO2膜１６の下に及んでいる。かかる
酸素はキヤリア（本実施例にあたつては電子）を
捕獲する準位を形成するものである。
〔KeV〕、ドーズ量3.7×1013〔cm-2〕程度にイオン
注入する。O+イオン注入領域１９及び２０はSi
イオン注入領域１７及び１８より広くゲート電極
１５及びSiO2膜１６の下に及んでいる。かかる
酸素はキヤリア（本実施例にあたつては電子）を
捕獲する準位を形成するものである。
第４図ｅ参照
前記従来例と同様に例えば温度800〔℃〕、時間
15分程度の熱処理を行なう。かかる熱処理によつ
て注入されたシリコン及び酸素の活性化が行われ
る。この時、かかる酸素によつて形成された捕獲
準位によつて電子が捕獲されるために、シリコン
イオンの活性化によるゲート電極１５、絶縁膜１
６等の下へのn+型領域２１及び２２（ソース及
びドレイン領域）の拡がりが抑制される。従つて
良好なゲート領域が形成されている。
15分程度の熱処理を行なう。かかる熱処理によつ
て注入されたシリコン及び酸素の活性化が行われ
る。この時、かかる酸素によつて形成された捕獲
準位によつて電子が捕獲されるために、シリコン
イオンの活性化によるゲート電極１５、絶縁膜１
６等の下へのn+型領域２１及び２２（ソース及
びドレイン領域）の拡がりが抑制される。従つて
良好なゲート領域が形成されている。
以下従来技術によつてソース（又はドレイン）
電極２３及びドレイン（又はソース）電極２４の
形成等を行なう。
電極２３及びドレイン（又はソース）電極２４の
形成等を行なう。
以上説明した本実施例のGaAsシヨツトキーゲ
ートFETと前記従来例のGaAsシヨツトキーゲー
トFETとのゲート閾値電圧Vthを比較した例を第
５図ａ及びｂに示す。
ートFETと前記従来例のGaAsシヨツトキーゲー
トFETとのゲート閾値電圧Vthを比較した例を第
５図ａ及びｂに示す。
第５図ａは従来例、ｂは本実施例について、横
軸に示したゲート長に対するゲート閾値電圧Vth
を示す図表である。これらの例においてゲート長
が１〔μm〕以上であるときはゲート閾値電圧Vth
は0.3〔Ｖ〕と一定であるが、従来例においてはゲ
ート長が短縮されるに伴つてゲート閾値電圧Vth
が低下してゲート長が0.2〔μm〕においては約0.1
〔Ｖ〕となつている。これに対して本実施例にお
いてはゲート長が0.2〔μm〕まで一定値が保たれ
ている。
軸に示したゲート長に対するゲート閾値電圧Vth
を示す図表である。これらの例においてゲート長
が１〔μm〕以上であるときはゲート閾値電圧Vth
は0.3〔Ｖ〕と一定であるが、従来例においてはゲ
ート長が短縮されるに伴つてゲート閾値電圧Vth
が低下してゲート長が0.2〔μm〕においては約0.1
〔Ｖ〕となつている。これに対して本実施例にお
いてはゲート長が0.2〔μm〕まで一定値が保たれ
ている。
なお前記実施例においてはn+型領域２１及び
２２形成のためのイオン注入は、まずシリコンを
次いで酸素の順序としているが、このイオン注入
は何れが先でもよく、またキヤリア形成、キヤリ
ア捕獲準位形成の各元素は各一種類に限られる必
要はなく、目的に応じて複数の元素を組合せても
よく、キヤリア捕獲準位形成のためにイオン注入
する元素としては例えば硼素(B)等を用いることも
できる。
２２形成のためのイオン注入は、まずシリコンを
次いで酸素の順序としているが、このイオン注入
は何れが先でもよく、またキヤリア形成、キヤリ
ア捕獲準位形成の各元素は各一種類に限られる必
要はなく、目的に応じて複数の元素を組合せても
よく、キヤリア捕獲準位形成のためにイオン注入
する元素としては例えば硼素(B)等を用いることも
できる。
(g) 発明の効果
以上説明した如く本発明によれば、マスクを設
けて選択的にイオン注入を行ない所要のキヤリア
濃度を有する半導体領域を形成するに際して、マ
スクに被覆された半導体内に及び注入イオンによ
つて形成されるキヤリアが捕獲されて、例えば
FETのゲート領域等の微細で半導体装置の特性
上最も重要な構造部分をも優れた安定性をもつて
再現性よく形成することが可能となる。
けて選択的にイオン注入を行ない所要のキヤリア
濃度を有する半導体領域を形成するに際して、マ
スクに被覆された半導体内に及び注入イオンによ
つて形成されるキヤリアが捕獲されて、例えば
FETのゲート領域等の微細で半導体装置の特性
上最も重要な構造部分をも優れた安定性をもつて
再現性よく形成することが可能となる。
第１図ａ乃至ｄはGaAsシヨツトキーゲート
FETにかかる従来例を示す断面図、第２図は前
記従来例における問題点を示す断面図、第３図ａ
乃至ｅは本発明の要旨の説明図であつて、該図中
ａ及びｃは断面図、ｂ及びｄは注入元素密度を示
す図表、ｅはキヤリア密度を示す図表である。第
４図ａ乃至ｅは本発明の実施例を示す断面図、第
５図ａ及びｂはそれぞれ従来例及び本発明の実施
例についてゲート閾値電圧を示す図表である。 図において、１，１１はGaAs基板、４，１４
はｎ型領域、５，１５はゲート電極、７，８，１
７及び１８はSiイオン注入領域、９，１０，２１
及び２２はn+型領域、１１，１２，２３及び２
４は電極、１９及び２０はO+イオン注入領域を
示す。
FETにかかる従来例を示す断面図、第２図は前
記従来例における問題点を示す断面図、第３図ａ
乃至ｅは本発明の要旨の説明図であつて、該図中
ａ及びｃは断面図、ｂ及びｄは注入元素密度を示
す図表、ｅはキヤリア密度を示す図表である。第
４図ａ乃至ｅは本発明の実施例を示す断面図、第
５図ａ及びｂはそれぞれ従来例及び本発明の実施
例についてゲート閾値電圧を示す図表である。 図において、１，１１はGaAs基板、４，１４
はｎ型領域、５，１５はゲート電極、７，８，１
７及び１８はSiイオン注入領域、９，１０，２１
及び２２はn+型領域、１１，１２，２３及び２
４は電極、１９及び２０はO+イオン注入領域を
示す。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板の表面に、イオン注入のた
めのマスクを形成する工程と、 該マスクを用いて、該化合物半導体基板内にて
キヤリアを生ずる少なくとも一種の元素をイオン
注入し、該基板の表面に平行な方向においては、
該マスクの開口端部よりマスク下部に向かう位置
に、また該基板の表面に垂直な方向においては、
注入エネルギで定まる平均射影飛程の深さを以
て、注入領域を形成する工程と、 前記マスクを再度利用し、 平均射影飛程Rpに対する標準偏差ΔRの比、
ΔR／Rpが前記キヤリアを発生する元素に比して
大きく、且つ該キヤリアを捕獲する準位を有する
少なくとも一種の元素を、 前記キヤリアを発生する元素の平均射影飛程と
同じ平均射影飛程となる注入エネルギ、且つ前記
マスクの開口部下の該平均射影飛程の位置では前
記キヤリアの濃度より小さい濃度となり、所定の
基板内部位置より深い位置では前記キヤリアの濃
度より大きい濃度となる注入量にてイオン注入す
る工程と、 上記のイオン注入後、イオン注入元素の活性化
のための熱処理を施す工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166117A JPS5955072A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166117A JPS5955072A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955072A JPS5955072A (ja) | 1984-03-29 |
| JPS6364891B2 true JPS6364891B2 (ja) | 1988-12-14 |
Family
ID=15825338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166117A Granted JPS5955072A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101998U (ja) * | 1989-01-27 | 1990-08-14 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108935A (en) * | 1990-11-16 | 1992-04-28 | Texas Instruments Incorporated | Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3912546A (en) * | 1974-12-06 | 1975-10-14 | Hughes Aircraft Co | Enhancement mode, Schottky-barrier gate gallium arsenide field effect transistor |
| JPS5414174A (en) * | 1977-07-04 | 1979-02-02 | Nec Corp | Manufacture for semiconductor device |
-
1982
- 1982-09-24 JP JP57166117A patent/JPS5955072A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101998U (ja) * | 1989-01-27 | 1990-08-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955072A (ja) | 1984-03-29 |
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